基于Encounter的深亞微米布局設(shè)計和布線方法研究.pdf

1、集成電路自發(fā)明至今已經(jīng)過了半個世紀(jì),50多年的高速發(fā)展使得集成電路規(guī)模更大,更高的集成度也使特征尺寸越來越小。如今集成電路已經(jīng)滲透到現(xiàn)代化生活的方方面面?，F(xiàn)代通信、醫(yī)療和交通系統(tǒng),全都依賴于集成電路而存在。然而,集成電路設(shè)計也面臨諸多挑戰(zhàn),如特征尺寸的縮小導(dǎo)致互連線串?dāng)_提高,時序收斂因多個變量互相牽制變得更加復(fù)雜,如何預(yù)測并能夠真實反映這些深亞微米效應(yīng),需要通過研究找出一個簡單可信賴的后端設(shè)計流程。
　　本文章采用Cadence公

2、司Soc Encounter后端工具對基于0.18μm工藝的ASIC芯片進行后端設(shè)計研究,分析了自動布局布線的過程和原理,對SoC Encounter的布線機制進行了深入的分析,并完成AGC模塊的布線。
　　后端設(shè)計分為設(shè)計前的數(shù)據(jù)準(zhǔn)備、布局規(guī)劃、標(biāo)準(zhǔn)單元放置、時鐘樹綜合、靜態(tài)時序分析、布線等幾個階段,本文重點研究了時鐘樹綜合和靜態(tài)時序分析。其中,時鐘樹綜合通過三組實驗進行對比研究,提出了采用專用大驅(qū)動時鐘緩沖器和反相器進行時鐘樹