亞微米和深亞微米IC中的ESD保護結(jié)構(gòu)研究.pdf_第1頁
已閱讀1頁，還剩73頁未讀， 繼續(xù)免費閱讀

下載本文檔

版權(quán)說明：本文檔由用戶提供并上傳，收益歸屬內(nèi)容提供方，若內(nèi)容存在侵權(quán)，請進行舉報或認領(lǐng)

文檔簡介

1、ESD（靜電放電）引起IC（集成電路）產(chǎn)品失效已占到IC產(chǎn)品失效的40％，它已成為影響集成電路可靠性的一項重要因素。因此，要使芯片具有高的質(zhì)量和可靠性就必須解決ESD問題。隨著CMOSIC特征尺寸的不斷減小，工藝技術(shù)的不斷發(fā)展以及新材料的引入都可能對ESD防護產(chǎn)生負面影響。為實施對芯片的ESD保護，芯片的每一個管腳旁邊都需要放置防護電路。ESD防護電路在芯片正常工作時是不開啟的，只有當(dāng)該芯片受到ESD沖擊時才進入工作狀態(tài)。本文在對ESD

2、產(chǎn)生機理、物理模型以及GGNMOS保護結(jié)構(gòu)的分析基礎(chǔ)上，通過仿真取值，設(shè)計出一種針對芯片I/O管腳的柵極耦合MOS保護結(jié)構(gòu)和版圖：另外，針對VDD—VSS和Pin—Pin兩種模式放電造成的內(nèi)部電路靜電損傷情況，本文設(shè)計了一種由傳輸診測電路控制的STFOD保護結(jié)構(gòu)和版圖，該結(jié)構(gòu)具有觸發(fā)時間快且占用芯片面積較小的特點，能夠在芯片中充當(dāng)有效的靜電釋放通道。最后本文根據(jù)本芯片的各個PAD性質(zhì)和分布設(shè)計了一個全芯片的保護方案，并對版圖設(shè)計過程中的

溫馨提示

  • 1. 本站所有資源如無特殊說明，都需要本地電腦安裝OFFICE2007和PDF閱讀器。圖紙軟件為CAD,CAXA,PROE,UG,SolidWorks等.壓縮文件請下載最新的WinRAR軟件解壓。
  • 2. 本站的文檔不包含任何第三方提供的附件圖紙等，如果需要附件，請聯(lián)系上傳者。文件的所有權(quán)益歸上傳用戶所有。
  • 3. 本站RAR壓縮包中若帶圖紙，網(wǎng)頁內(nèi)容里面會有圖紙預(yù)覽，若沒有圖紙預(yù)覽就沒有圖紙。
  • 4. 未經(jīng)權(quán)益所有人同意不得將文件中的內(nèi)容挪作商業(yè)或盈利用途。
  • 5. 眾賞文庫僅提供信息存儲空間，僅對用戶上傳內(nèi)容的表現(xiàn)方式做保護處理，對用戶上傳分享的文檔內(nèi)容本身不做任何修改或編輯，并不能對任何下載內(nèi)容負責(zé)。
  • 6. 下載文件中如有侵權(quán)或不適當(dāng)內(nèi)容，請與我們聯(lián)系，我們立即糾正。
  • 7. 本站不保證下載資源的準(zhǔn)確性、安全性和完整性, 同時也不承擔(dān)用戶因使用這些下載資源對自己和他人造成任何形式的傷害或損失。

評論

0/150

提交評論