超深亞微米SOC芯片布局布線實現(xiàn).pdf

1、SOC(systemonchip)設(shè)計技術(shù)，是在集成電路(IC)向集成系統(tǒng)(IS)轉(zhuǎn)變的大方向下產(chǎn)生的，并已經(jīng)逐漸成為IC設(shè)計的主流。SOC具有三個顯著特點： 1.集成多種IP核，一般包括微處理器、微控制器、模擬IP核、數(shù)字IP核、接口電路、存儲器等單元； 2.規(guī)模龐大，往往超過百萬門級，甚至上千萬門級電路； 3.采用超深亞微米工藝技術(shù)； 而對于特征尺寸進入0.18μm或以下線寬工藝的超深亞微米集成電路后

2、端設(shè)計又面臨著兩個突出問題： 1.時序收斂問題，進入超深亞微米階段集成電路后端設(shè)計，互連線延遲已經(jīng)超過系統(tǒng)總延遲數(shù)的70％以上，嚴重的影響電路的時序。 2.信號完整性問題，主要包括電源壓降和信號串擾兩個方面，出現(xiàn)這類問題的設(shè)計，往往功能仿真都沒有問題，但流片后卻不能正常工作。 本篇論文就是針對超深亞微米階段SOC芯片后端設(shè)計所面臨的挑戰(zhàn)，提出了運用連續(xù)收斂的布局布線策略，尤其是虛擬原型的設(shè)計理論，來快速驗證布局，

3、進而提高布線的成功率，并且提出了一種改進的布局評估模型，提高對SOC芯片預測布線的準確度；同時，對于時鐘驅(qū)動元件選擇，文中提出了一種基于正態(tài)分布模型來達到更有效的選取。在行文風格上，采用理論闡述與具體設(shè)計相結(jié)合的方式，有助于理解和掌握。 由于SOC芯片規(guī)模特別龐大，對硬件的開銷很大，在設(shè)計方法學上，論文也進行了深入的研究，重點介紹試驗化設(shè)計策略來減少設(shè)計的重復性問題。 運用上述理論，本文完成了一款750萬門數(shù)字SOC電路