低測試成本芯片的ATE和板級測試研究.pdf

1、隨著集成電路水平的高速發(fā)展，芯片內(nèi)部和I/O的速度越來越快，復(fù)雜的數(shù)?；旌想娐穼y試覆蓋率的要求也越來越高，而芯片規(guī)模的飛速發(fā)展，使得芯片測試的時間也成倍的上漲。為了保證芯片的質(zhì)量，所以必須加大測試覆蓋率;而另一方面為了控制芯片的成本，不能無限制的增加測試時間。因此如何在不減少測試覆蓋率的前提下減少測試時間，降低測試成本變得尤其重要。
　　本文主要從視頻處理芯片的設(shè)計開始到ATE測試，板級測試，介紹了一些優(yōu)化測試成本的方法。這些方

2、法都不會降低測試覆蓋率，而且經(jīng)過芯片的實踐都是非常有效可行的。
　　首先從芯片設(shè)計出發(fā)，在設(shè)計芯片測試的一開始就需要考慮將來大規(guī)模量產(chǎn)的測試成本。先從測試的硬件成本開始討論，之后是測試時間和測試可重復(fù)性和穩(wěn)定性，并且加強失效芯片的測試覆蓋率。在這里主要介紹了PLL jitter測試方法的優(yōu)化，使得測試時間從1S有效降低到了3mS，并且成功降低了17％的DPM。同時介紹了一些測試方法的比較，包括高速端口測試等。并且指出了現(xiàn)有的測試方

3、法的覆蓋率缺陷。通過在板級實現(xiàn)mbist的diagnosis有效的減少了ATE上的工程性測試時間。
　　其次在芯片的測試部分，介紹了完整的測試流程，分析如何簡化流程。在ATE測試部分分析了測試成本的組成。從硬件的配置開始，介紹了降低成本的方法。包括測試程序的優(yōu)化調(diào)整，測試向量的簡化以及測試良率的提高和芯片復(fù)測率的降低。并附上了基于這些方法在實際芯片應(yīng)用中減少的測試時間。
　　之后從芯片的板級測試介紹了如何優(yōu)化板級測試硬件，降