關(guān)于芯片測(cè)試良品率和測(cè)試時(shí)間的優(yōu)化研究.pdf

1、隨著半導(dǎo)體行業(yè)的深入發(fā)展,集成電路測(cè)試業(yè)逐漸演變?yōu)橐粋€(gè)獨(dú)立的行業(yè),貫穿在集成電路設(shè)計(jì),芯片生產(chǎn)、封裝和應(yīng)用的整個(gè)階段。隨著產(chǎn)品功能需求多樣化,以及功能設(shè)計(jì)復(fù)雜化,對(duì)測(cè)試行業(yè)是一個(gè)挑戰(zhàn)。提高測(cè)試良品率和減少測(cè)試時(shí)間是芯片測(cè)試行業(yè)關(guān)注的兩個(gè)重要因素,作為一對(duì)矛盾體,如何在兩者之間找到平衡點(diǎn)以獲取最佳的經(jīng)濟(jì)效益就顯得非常重要了?，F(xiàn)階段,集成電路已走向產(chǎn)業(yè)化,集成電路的測(cè)試時(shí)間直接影響測(cè)試成本。集成電路越復(fù)雜,規(guī)模越大,其測(cè)試所用時(shí)間也越長(zhǎng)。本

2、身測(cè)試過(guò)程是一個(gè)耗時(shí)的過(guò)程,進(jìn)行大規(guī)模集成電路的測(cè)試時(shí),有必要考慮測(cè)試時(shí)間,并最大程度地提高芯片的測(cè)試良品率。
　　本文主要從提升硬件可靠性和優(yōu)化測(cè)試程序兩大方面來(lái)研究如何提高產(chǎn)品測(cè)試良品率并且減少芯片的測(cè)試時(shí)間。本論文做了以下研究:
　　1.解決硬件設(shè)備測(cè)試板中繼電器的可靠性問題,通過(guò)降低對(duì)繼電器的損壞讓測(cè)試結(jié)果更加準(zhǔn)確,從而提高芯片的測(cè)試良品率。繼電器的熱開合是個(gè)普遍存在的問題,為了避免頻繁的熱開合導(dǎo)致繼電器損壞/使用壽

3、命縮短,一方面在測(cè)試程序中定義足夠長(zhǎng)的緩沖時(shí)間,另一方面在測(cè)試程序中將使用相同繼電器的測(cè)試放在一組從而降低繼電器轉(zhuǎn)化的頻率,盡量避免繼電器在不同的測(cè)試界面間轉(zhuǎn)化。當(dāng)維修后的 TIU測(cè)試板被重新用于生產(chǎn),芯片 B的重測(cè)率由之前的~9％降低為~3％,滿足了正常產(chǎn)品的生產(chǎn)目標(biāo)。
　　2.優(yōu)化芯片B的VCCAXG測(cè)試。提供電流測(cè)試電壓(ISVM)和提供電壓測(cè)試電流(VSIM)模式都可以用于芯片測(cè)試。通過(guò)比較,選擇ISVM模式更容易精確的檢

4、測(cè)出芯片的短路現(xiàn)象,能夠有效的避免缺陷芯片流到客戶端。同時(shí)ISVM模式縮短了測(cè)試時(shí)間,由VSIM模式的133ms縮短為優(yōu)化后ISVM模式的64ms,降低了~52％。
　　3.優(yōu)化測(cè)試程序中Bin43的Patterns測(cè)試向量。通過(guò)調(diào)整Patterns向量中幾個(gè)不合理的Timing設(shè)定值,使測(cè)試更加穩(wěn)定,減少了芯片因非正常失效被誤判為次品的損失,測(cè)試良品率有了~0.2％的提高。
　　4.優(yōu)化測(cè)試程序內(nèi)容,縮短產(chǎn)品測(cè)試時(shí)間。本文