深亞微米片上電磁兼容技術(shù)研究與應(yīng)用.pdf

1、隨著工廠業(yè)控制自動化、智能化程度的提高，電子和電氣設(shè)備的使用數(shù)量及密度急劇增加，大規(guī)模集成電路的應(yīng)用越來越廣泛，與此同時電磁干擾現(xiàn)象也越來越突出。電磁干擾不僅影響了電子設(shè)備本身的正常運行，還影響周邊設(shè)備的工作，嚴重時甚至損壞電子設(shè)備，引發(fā)重大事故。因此，電磁兼容性研究已成為現(xiàn)代工程設(shè)計中的重要部分?？v觀國內(nèi)外電磁兼容領(lǐng)域的研究，絕大多數(shù)集中于解決系統(tǒng)級和電路板級上的電磁兼容問題。近幾年，隨著關(guān)鍵尺寸的降低和集成度的提高，集成電路產(chǎn)業(yè)向著

2、高速度和大規(guī)模方向飛速發(fā)展，芯片已經(jīng)成為電路板乃至系統(tǒng)中最容易產(chǎn)生電磁干擾同時也是最易受到干擾的元件。國內(nèi)外對芯片電磁兼容性的研究的相對空白引發(fā)了諸多危機。因此，進行集成電路的電磁兼容性研究迫在眉睫。 本文以此為出發(fā)點，在參考國內(nèi)外現(xiàn)有研究資料的基礎(chǔ)上，首先通過對電磁干擾產(chǎn)生機理的分析，總結(jié)了在ASIC設(shè)計中減小電磁干擾、提高電磁兼容性的方法；其次，根據(jù)片上去耦電容在減小芯片同步開關(guān)噪聲方面的應(yīng)用，改進了片上去耦電容估算算法——

3、整個電路網(wǎng)絡(luò)抽象為一個鏈式電路，通過對鏈式電路的壓縮和恢復(fù)求解芯片的動態(tài)電壓降，在不引發(fā)邏輯錯誤及延時間題的前提下，估算所需插入的去耦電容；最后，在理論研究的基礎(chǔ)上結(jié)合實際，提出了一種使用布局布線工具Astro在芯片標準單元電源地之間插入去耦電容的實現(xiàn)方法。 本文采用MATLAB實現(xiàn)片上去耦電容估算算法。與HSIM仿真結(jié)果相比，本算法在估算節(jié)點平均電壓上精確度達到87．6％；對一個幾千門規(guī)模的模塊RSDecoder應(yīng)用插入去耦電