固相外延CoSi2薄膜技術(shù)在深亞微米CMOS器件上的應(yīng)用研究.pdf

1、自對準(zhǔn)CoSi2源漏柵接觸互連是亞0．25μmCMOS器件和電路制造的關(guān)鍵技術(shù)之一。近年來利用中間層誘導(dǎo)固相外延技術(shù)制備的外延CoSi2薄膜與傳統(tǒng)多晶CoSi2薄膜相比，無論在電學(xué)特性還是高溫穩(wěn)定性方面都具有明顯的優(yōu)勢，尤其是Ti中間層誘導(dǎo)固相外延技術(shù)(Ti-interlayermediatedepitaxy，縮寫TIME)可在器件的源漏柵上形成自對準(zhǔn)外延硅化物接觸和互連結(jié)構(gòu)，與目前CMOS工藝有較好兼容性，有望應(yīng)用于深亞微米CMOS電

2、路制造中。簽于此，本論文研究了TIME固相外延CoSi2薄膜技術(shù)在深亞微米CMOS器件制造中的應(yīng)用，論文分兩部分進(jìn)行討論：(D對TiN作覆蓋層的Co/Ti／Si三元固相反應(yīng)、外延CoSi2薄膜的特性進(jìn)行了實(shí)驗(yàn)研究；(2)在標(biāo)準(zhǔn)0．18an工藝測試片上進(jìn)行實(shí)驗(yàn)，并對測試結(jié)果進(jìn)行了分析和研究。 在八英寸Si(100)襯底上利用Co／Si和Co／Ti／Si固相反應(yīng)分別制備了多晶和外延CoSi2薄膜，通過四探針薄層電阻法(FPP)、X射

3、線衍射(XRD)、掃描電子顯微鏡(SEM)、透射電子顯微鏡(TEM)等手段，研究了CoSi2薄膜的結(jié)構(gòu)、CoSi2薄膜與硅襯底接觸的界面狀況、CoSi2薄膜的外延質(zhì)量、高溫穩(wěn)定性、以及自對準(zhǔn)工藝窗口。通過對Co／Si二元和Co／Ti／Si三元固相反應(yīng)形成的CoSi2薄膜的對比研究，分析并揭示了n中間層的作用。實(shí)驗(yàn)結(jié)果表明：(1)外延CoSi2與Si襯底之間顯示出了非常平整的界面；(2)在適當(dāng)工藝條件下用TIME法制備得到的CoSi2薄膜

4、具有良好的外延質(zhì)量；(3)采用熱累積法，對兩種CoSi2薄膜在多種襯底上的熱穩(wěn)定性進(jìn)行比較，發(fā)現(xiàn)外延CoSi2薄膜熱穩(wěn)定性更好，即使在1100'C時它仍保持低電阻。 根據(jù)匹配實(shí)驗(yàn)得到的中心條件，以0．18μm工藝測試片為載體在生產(chǎn)線上進(jìn)行流片實(shí)驗(yàn)。對圖形片上各測試結(jié)構(gòu)的電參數(shù)測試結(jié)果作分析和比較，利用SEM和TEM對有些結(jié)構(gòu)作了物理層次上的分析。實(shí)驗(yàn)結(jié)果表明：(DTIME工藝得到的硅化物表層是CoTiSiO合金，其電阻率非常大，

5、所以此工藝得到的有源區(qū)和多晶硅線條上的電阻和接觸電阻普遍大于傳統(tǒng)多晶CoSi2工藝，而且電阻與接觸電阻有很強(qiáng)的相關(guān)性。(2)對于N+對PWELL的結(jié)漏電，TIME工藝得到的結(jié)漏電比傳統(tǒng)多晶CoSi2工藝漏電更小，擊穿電壓更高。而P+對NWELL的PN結(jié)性能，在C0膜較厚時，TIME工藝的結(jié)漏電和耐壓都比傳統(tǒng)多晶CoSi2工藝差。在隔離性能方面，與剛結(jié)性能一致，對N+的隔離，TIME工藝得到的漏電和擊穿電壓都比傳統(tǒng)多晶CoSi2工藝的更好