納米工藝下低漏功耗CMOS標準單元的設(shè)計.pdf

1、隨著集成電路的迅速發(fā)展，CMOS超大規(guī)模集成電路(VLSI)設(shè)計工藝已進入納米尺度，納米MOS器件閾值電壓的縮小使得芯片的漏電流呈指數(shù)形式增加，從而造成芯片漏功耗的迅速增大，漏功耗已成為芯片總功耗中不可忽略的組成部分。
　　標準單元在數(shù)字ASIC集成電路設(shè)計中的作用非常重要，減小標準單元的功耗將會使ASIC芯片的總功耗降低。在納米工藝下，降低標準單元的漏功耗將直接影響ASIC芯片漏功耗水平。因此研究低漏功耗標準單元對低漏功耗ASI

2、C芯片的設(shè)計有著非常重要的意義。
　　本文介紹了CMOS電路的漏功耗降低技術(shù)和標準單元建庫技術(shù)的相關(guān)知識背景。在NCSU45nm工藝下，開展標準單元低漏功耗技術(shù)的研究，構(gòu)建了一個低漏功耗標準單元包，為基于標準單元的低漏功耗ASIC設(shè)計提供了基礎(chǔ)。
　　本課題的研究分為以下幾個部分：
　　1、研究納米工藝下漏功耗減小技術(shù)，并應(yīng)用于標準單元設(shè)計中。采用溝長調(diào)制技術(shù)對NCSU45nm工藝的標準單元進行分析，并對標準單元的晶體

3、管尺寸進行優(yōu)化，以期達到減小漏功耗的目的；根據(jù)優(yōu)化的晶體管尺寸進行了常用標準單元的低漏功耗設(shè)計，主要包括常用組合邏輯門電路和觸發(fā)器等標準單元；基于功控休眠技術(shù)提出了一種新的具有數(shù)據(jù)保持功能的低漏功耗主從D觸發(fā)器結(jié)構(gòu)；
　　2、對低漏功耗標準單元進行版圖庫的設(shè)計。繪制低漏功耗標準單元的版圖，然后采用VirtuosoIC610自帶的StreamOut導(dǎo)出版圖庫文件(GDS文件)，并做了DRC、LVS等規(guī)則檢查，完成版圖庫的設(shè)計。繪制低

4、漏功耗單元的版圖時，應(yīng)嚴格遵照NCSU45nm的工藝文件規(guī)則，以減少布局布線階段的布線誤差。例如，標準單元的高度要相同，高度寬度都要是金屬與金屬之間的最小間距(pitch)的整數(shù)倍，PIN要擺放在水平和垂直的布線通道的交匯處等等；
　　3、對低漏功耗標準單元進行物理庫和時序綜合庫的設(shè)計。使用 Cadence 公司的Abstract 工具提取標準單元的物理抽象，包括金屬層的距離和形狀，PIN 的位置等信息的提取，生成物理庫。使用 L

5、iberty NCX和HSPICE實現(xiàn)標準單元的特征化，生成可邏輯綜合的時序綜合庫；
　　4、對低漏功耗標準單元包進行驗證。利用所設(shè)計的低漏功耗 CMOS 標準單元包進行加法器和FIR 濾波器的設(shè)計；完成了從邏輯綜合到布局布線的后端設(shè)計，對所設(shè)計的低漏功耗 CMOS 標準單元包進行可用性和有效性驗證。結(jié)果表明，本文所設(shè)計的低漏功耗 CMOS標準單元包可以被主流的EDA工具調(diào)用，同時該低漏功耗 CMOS 標準單元包降低了電路的漏功耗