基于TSMC28nm工藝的低功耗標準單元庫設(shè)計.pdf

1、隨著單片集成電路集成度和工作速度的提高，設(shè)計者要求在最短的時間周期內(nèi)，設(shè)計并開發(fā)出各種高集成度和高速度的專用集成電路。標準單元庫是LSI/VLSI自動化設(shè)計的基礎(chǔ)。近幾年來，主流處理器如CPU、GPU應(yīng)用越來越廣，然而電池技術(shù)的落后導致了處理器面臨了功耗墻的問題。在市場競爭日趨激烈的今天，針對標準單元庫低功耗設(shè)計的相關(guān)技術(shù)研究中，對于標準單元電路設(shè)計的方法較少。越來越多的商用芯片設(shè)計中使用多位D觸發(fā)器標準單元來降低動態(tài)功耗。本論文比較了

2、分別用基于TSMC28nm1位D觸發(fā)器和多位D觸發(fā)器的綜合結(jié)果，除了比較動態(tài)功耗的節(jié)省外，還比較了應(yīng)用多位D觸發(fā)器得到的面積和速度的優(yōu)勢，針對超過極限速度時應(yīng)用多位D觸發(fā)器的芯片面積和速度不如1位D觸發(fā)器的問題，提出了解決方法。
　　通過我們的實驗結(jié)果，應(yīng)用多位D觸發(fā)器得到標準單元部分總面積節(jié)省3％，動態(tài)功耗節(jié)省10%。本論文設(shè)計的8位觸發(fā)器增大2%的單元面積換來單元10%速度提高，與TSMC8位D觸發(fā)器后端綜合結(jié)果比較后，得出結(jié)