基于可擴展標(biāo)準(zhǔn)單元的電路設(shè)計方法研究.pdf

1、在芯片設(shè)計中關(guān)鍵路徑的延時決定了電路的主頻性能，是芯片性能提升的瓶頸。通過優(yōu)化關(guān)鍵路徑提高電路性能成為當(dāng)今的研究熱點。一方面激烈的市場競爭和芯片規(guī)模日益復(fù)雜，對產(chǎn)品的研發(fā)時間提出了嚴(yán)峻的挑戰(zhàn)，能實現(xiàn)最短關(guān)鍵路徑的全定制設(shè)計方法已經(jīng)不能滿足設(shè)計時間和成本的要求。另一方面，為了兼顧設(shè)計時間和性能，通常采用基于標(biāo)準(zhǔn)單元的半定制設(shè)計方法，但是受限于標(biāo)準(zhǔn)單元庫有限的驅(qū)動能力和數(shù)量，導(dǎo)致對關(guān)鍵路徑優(yōu)化不足，無法實現(xiàn)最短延時。
　　 為此，本

2、文提出基于可擴展標(biāo)準(zhǔn)單元的半定制電路設(shè)計方法。采用邏輯功效模型分析關(guān)鍵路徑，根據(jù)分析結(jié)果構(gòu)建具有完備驅(qū)動能力的擴展單元庫，采用邏輯功效算法優(yōu)化關(guān)鍵路徑，使得路徑每一級單元的門功效相等，從而獲得最短延時。方法可根據(jù)設(shè)計需求任意擴展標(biāo)準(zhǔn)單元，能夠?qū)崿F(xiàn)設(shè)計自動化，具有良好的可移植性，適用于主流工藝。以處理器芯片為實驗電路，使用TSMC的4種工藝分別設(shè)計和仿真。經(jīng)過實驗仿真和驗證，主流工藝下基于可擴展標(biāo)準(zhǔn)單元的半定制電路設(shè)計方法能夠有效地縮短關(guān)