標準單元時序延遲測量電路的設計與驗證.pdf

1、隨著集成電路制造工藝進入深亞微米以及超深亞微米，電路規(guī)模越來越大，集成度和復雜度也越來越高。為了提高電路設計效率，縮短設計周期，保證芯片設計一次成功，設計過程中必然會使用已通過驗證的可重復使用的標準單元庫。目前，作為全球最大的8寸晶圓代工廠，華虹宏力半導體制造有限公司也推出了90納米嵌入式閃存工藝平臺的標準單元庫，該標準單元庫將廣泛應用在SIM卡、Ukey、SWP、社?？?、交通卡等智能卡、安全芯片產(chǎn)品以及MCU產(chǎn)品的設計過程中。為驗證該

2、標準單元庫的時序精度以及該平臺仿真模型的精度，本文選取了具有代表性的標準單元反相器、與非門、或非門作為被測對象。介紹了該平臺標準單元庫的建立步驟，并著重介紹了標準單元時序延遲測量電路的設計與驗證工作。
　　首先，本文介紹華虹宏力90納米嵌入式閃存工藝平臺的標準單元庫的全流程設計步驟。其次，以標準單元庫的速度參數(shù)驗證為重點，詳細闡述了時序延遲測量的重要性，以及本文在時序延遲測量方面所做的工作。本文對時序延遲測量電路的設計、版圖的設計

3、、寄生參數(shù)的提取、實測數(shù)據(jù)與仿真數(shù)據(jù)的比較與分析等方面進行了研究分析。
　　時序延遲測量電路設計方面，本文采用了器件傳輸延遲抵消、連線傳輸延遲抵消的方法，消除了測量電路本身的傳輸延遲，避免將測量電路的傳輸延遲計算入標準單元被測電路中。該電路通過測量輸入信號獲得被測電路的延遲，也避免了測量輸出信號，在輸出端引入測量儀器負載的風險，該測量電路優(yōu)于傳統(tǒng)的測量方法。
　　版圖設計方面，本文除了匹配器件與連線抵消延遲之外，在電源與地電

4、位的均一化，信號線與時鐘線的屏蔽、抗干擾，降低寄生負載等方面也作了設計。
　　寄生參數(shù)提取方面，本文充分考慮了介紹華虹宏力90納米嵌入式閃存平臺的工藝特性，對阱鄰近效應，AIR-GAP效應，源漏端單位電阻效應，寄生電阻，寄生電容的提取，以及寄生二極管的分配等進行了優(yōu)化計算。
　　實測數(shù)據(jù)與仿真數(shù)據(jù)的比較分析方面，本文對不同工藝角情況下的仿真與實測數(shù)據(jù)進行了分析比較。得出了實測數(shù)據(jù)比仿真數(shù)據(jù)偏大3％左右，偏差結(jié)果小于預期并且偏