eda復(fù)習(xí)精華縮印版

1、1．什么是綜合？有哪些類型？在自動(dòng)化中的地位？綜合就是把某些東西結(jié)合到一起，把設(shè)計(jì)中抽象層次中的一種表示轉(zhuǎn)化為另一種表示的過(guò)程。類型有自然語(yǔ)言綜合、行為綜合、邏輯綜合、結(jié)構(gòu)綜合。在電子設(shè)計(jì)中綜合可以表示為：將用行為和功能層次表達(dá)的電子系統(tǒng)轉(zhuǎn)換為低層次的便于具體實(shí)現(xiàn)的模塊組合裝配的過(guò)程。2．IP 是什么？IP 與 EDA 技術(shù)的關(guān)系是什么？IP 就是知識(shí)產(chǎn)權(quán)核或知識(shí)產(chǎn)權(quán)模塊。IP 與 EDA 技術(shù)的關(guān)系：IP 是 EDA 技術(shù)中為了易于重

2、用而按嵌入式應(yīng)用專門設(shè)計(jì)的優(yōu)化模塊，能方便地隨時(shí)調(diào)用，提高 EDA效率。3．簡(jiǎn)述給予 FPGA/CPLD 的 EDA 設(shè)計(jì)流程中所涉及的 EDA 工具，及其作用。①設(shè)計(jì)輸入編輯器：接受不同的設(shè)計(jì)輸入表達(dá)式；②HDL 綜合器：把可綜合的 VHDL 語(yǔ)言轉(zhuǎn)化成硬件電路；③仿真器：完成對(duì)電路的模擬仿真；④適配器：完成目標(biāo)系統(tǒng)在器件上的布局布線；⑤下載器：把設(shè)計(jì)下載到對(duì)應(yīng)的實(shí)際器件，實(shí)現(xiàn)硬件設(shè)計(jì)。4．編程：掉電后可保存存儲(chǔ)單元中的信息的技術(shù)就叫

3、做編程。配置：在掉電后編程信息立即丟失，在下次上電后需要重新載入編程信息的編程就是配置。5．APEX 系列屬于 FPGA 類型的 PLD 器件，MAXII 系列屬于 CPLD類型的 PLD 器件。因?yàn)?APEX 系列結(jié)構(gòu)是基于查找表的可編程邏輯結(jié)構(gòu)；而 MAXII 是基于乘積項(xiàng)的可編程邏輯結(jié)構(gòu)。6．固有延時(shí)也稱慣性延時(shí)，是任何電子器件都存在的一種延時(shí)慣性。固有延時(shí)的主要物理機(jī)制是分布電容效應(yīng)。7．δ是 VHDL 仿真和綜合器將自動(dòng)為系統(tǒng)

4、中的信號(hào)賦值配置以足夠小而又能滿足邏輯排序的延時(shí)量，即仿真軟件的一個(gè)最小分辨時(shí)間。在VHDL 中，δ可使并行語(yǔ)句和順序語(yǔ)句中的并列賦值邏輯得以正確執(zhí)行。8．說(shuō)明信號(hào)和變量的功能特點(diǎn)。功能特點(diǎn)：變量和信號(hào)相當(dāng)于邏輯電路系統(tǒng)中的連線和連線的上信號(hào)值。異同：信號(hào)，用于作為電路中的信號(hào)連線，在整個(gè)結(jié)構(gòu)體內(nèi)的任何地方都可適用，在進(jìn)程中的最后才對(duì)信號(hào)賦值。變量，用于作為進(jìn)程中局部數(shù)據(jù)存儲(chǔ)單元，只能在所定義的進(jìn)程中使用，它是立即賦值的。在不完整的條件

5、語(yǔ)句中，單獨(dú)的變量賦值語(yǔ)句與信號(hào)賦值語(yǔ)句都能產(chǎn)生相同的時(shí)序電路。9．什么是重載函數(shù)？重載算符有何用處？如何調(diào)用重載算符函數(shù)？①同樣名稱的函數(shù)可以用不同的數(shù)據(jù)類型作為此函數(shù)的參數(shù)定義多次，以此定義的函數(shù)稱為重載函數(shù)。②因?yàn)?VHDL 不允許不同數(shù)據(jù)類型的操作數(shù)間進(jìn)行直接運(yùn)算。因此在具有不同數(shù)據(jù)類型操作數(shù)構(gòu)成的同名函數(shù)中，可定義又運(yùn)算符的重載式的重載函數(shù)。③可以通過(guò)重新定義運(yùn)算符的方式調(diào)用重載算符函數(shù)。10.給觸發(fā)器復(fù)位的方法有：①時(shí)鐘邊沿

6、復(fù)位②復(fù)位信號(hào)電平復(fù)位。時(shí)鐘邊沿復(fù)位有這樣的要求。************************************************************8—3（1）例 8—11 代碼表達(dá)的是 mealy 類型的狀態(tài)機(jī)優(yōu)點(diǎn)是：功能：對(duì)輸入數(shù)進(jìn)行檢測(cè)，當(dāng)與原設(shè)定密碼完全相同時(shí)，AB輸出 1010，否則 AB 輸出 1011。過(guò)程：對(duì)輸入數(shù)進(jìn)行逐位檢測(cè)，當(dāng)碰到哪一位不與原密碼相同時(shí)，Q 返回初態(tài)重新檢測(cè)：當(dāng) b7—b0 都正

7、確時(shí)，AB 輸出1010，否則輸出 1011。第九章9—7 答：不能直接進(jìn)行加法運(yùn)算。因?yàn)閿?shù)據(jù)類型為 STD—LOGIC—VECTOR 的數(shù)在 VHDL 中是不能直接進(jìn)行的，如能直接進(jìn)行的矢量結(jié)果也是錯(cuò)的。必須打開(kāi) IEEE 庫(kù)的STD—LOGIC—UNSIGNED 轉(zhuǎn)成整數(shù)再進(jìn)行運(yùn)算。9—9 答：能夠。打開(kāi) IEEE 庫(kù)的 STD—LOGIC—UNSIGNED的包，即利用庫(kù)把所有數(shù)都轉(zhuǎn)成 integer，再賦值。9—10 答：標(biāo)識(shí)

8、符用法規(guī)定：（1）只能包含英文字母，數(shù)字，下劃線（2）標(biāo)識(shí)符的首字符只能是字母。故：（1）16#0FA#錯(cuò)在首字符是數(shù)字，且包含非法字符“#“。10#12F#、8#789#，8#356#，2#0101010#，74HC245 也是犯同一錯(cuò)誤。（2）\74HC574\,CLR/RESET,\IN4/SCLK\,D100%都是非法,包含非法,包含非法字符…..第十章給觸發(fā)器復(fù)位的方法有哪兩種?如果時(shí)鐘中用了敏感信號(hào)表,哪種復(fù)位方法要求把復(fù)位

9、信號(hào)放在敏感信號(hào)表中?答:給觸發(fā)器復(fù)位的方法(1)時(shí)鐘邊沿復(fù)位;(2)復(fù)位信號(hào)系統(tǒng)電平復(fù)位，時(shí)鐘邊沿復(fù)位有這樣的要求。10_5 答:程序 1 有 2 個(gè)觸發(fā)器;程序 2 有 4 個(gè)觸發(fā)器,程序 3有 1 個(gè)銷存器10-8 解:程序邏輯電路圖 a,程序 2 電路圖如圖 b兩程序不同在:程序 1 利用信號(hào)傳,產(chǎn)生延遲,而程序 2 利用變量,則是立即賦值的,由上電路圖可以看出,顯然是程序 2 的電路更合理P93 半減器：librar

10、y ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity h_suber isport ( x,y : in std_logic;diff : out bit; a : out bit);end h_suber;architecture one of h_suber issignal s: std_logic_vector(0 to 1);b

11、egins diff diff diff diff<='0' ;a<='0';end case;end process; end; *************************************************P153 8 位左移 library ieee; use ieee.std_logic_1164.all;entity zyi isport (clk,load

12、: in std_logic;din : in std_logic_vector(7 downto 0);qb : out std_logic);end zyi; architecture one of zyi is begin process (clk,load)variable leg8:std_logic_vector(7 downto 0);begin if clk'event and clk='1'

13、 thenif load='1' then leg8:=din;else leg8(7 downto 1):=leg8(6 downto 0);end if;end if;qb<=leg8(7);end process;end;P124 7 人表決 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity

14、rg isport (vote0 ,vote1,vote2,vote3,vote4,vote5,vote6 : in integer range 0 to 1; red , green : out bit); end rg;architecture one of rg isbegin process (vote0 ,vote1,vote2,vote3,vote4,vote5,vot

15、e6)beginif vote0+vote1+vote2+vote3+vote4+vote5+vote6<4 then red<='1' ;green<='0';else red<='0';green<='1';end if;end process;end ;*******************************************

16、******P93 4 選一 library ieee;use ieee.std_logic_1164.all;entity sel41 isport ( a,b,c,d : in std_logic;s : in std_logic_vector (0 to 1);y : out std_logic);end sel41;architecture one of sel41 isbeginprocess(s)beginif s