eda試卷復(fù)習(xí)14-15

1、 《EDA 技術(shù)與項(xiàng)目訓(xùn)練》選擇題及答案 選擇 1. 一個(gè)項(xiàng)目的輸入輸出端口是定義在 A 。 A. 實(shí)體中 B. 結(jié)構(gòu)體中 C. 任何位置 D. 進(jìn)程體 2. 描述項(xiàng)目具有邏輯功能的是 B 。 A. 實(shí)體 B. 結(jié)構(gòu)體 C. 配置 D. 進(jìn)程 3. 關(guān)鍵字 ARCHITECTURE 定義的是 A 。 A. 結(jié)構(gòu)體 B.

2、 進(jìn)程 C. 實(shí)體 D. 配置 4. MAXPLUSII 中編譯 VHDL 源程序時(shí)要求 C 。 A.文件名和實(shí)體可不同名 B.文件名和實(shí)體名無關(guān) C. 文件名和實(shí)體名要相同 D. 不確定 5. 1987 標(biāo)準(zhǔn)的 VHDL 語言對(duì)大小寫是 D 。 A. 敏感的 B. 只能用小寫 C. 只能用大寫 D. 不敏感 6. 關(guān)于 1987 標(biāo)準(zhǔn)的

3、 VHDL 語言中，標(biāo)識(shí)符描述正確的是 A 。 A. 必須以英文字母開頭 B.可以使用漢字開頭 C.可以使用數(shù)字開頭 D.任何字符都可以 7. 關(guān)于 1987 標(biāo)準(zhǔn)的 VHDL 語言中，標(biāo)識(shí)符描述正確的是 B 。 A. 下劃線可以連用 B. 下劃線不能連用 C. 不能使用下劃線 D. 可以使用任何字符 8. 符合 1987VHDL 標(biāo)準(zhǔn)的標(biāo)識(shí)符是 A

4、。 A. A_2 B. A+2 C. 2A D. 22 9. 符合 1987VHDL 標(biāo)準(zhǔn)的標(biāo)識(shí)符是 A 。 A. a_2_3 B. a_____2 C. 2_2_a D. 2a 10. 不符合 1987VHDL 標(biāo)準(zhǔn)的標(biāo)識(shí)符是 C 。 A. a_1_in B. a_in_2 C. 2_a D. asd_1

5、 11. 不符合 1987VHDL 標(biāo)準(zhǔn)的標(biāo)識(shí)符是 D 。 A. a2b2 B. a1b1 C. ad12 D. %50 12. VHDL 語言中變量定義的位置是 D 。 A. 實(shí)體中中任何位置 B. 實(shí)體中特定位置 C. 結(jié)構(gòu)體中任何位置 D. 結(jié)構(gòu)體中特定位置 13. VHDL 語言中信號(hào)定義的位置是 D 。 A. 實(shí)體中任何位置

6、 B. 實(shí)體中特定位置 C. 結(jié)構(gòu)體中任何位置 D. 結(jié)構(gòu)體中特定位置 14. 變量是局部量可以寫在 B 。 A. 實(shí)體中 B. 進(jìn)程中 C. 線粒體 D. 種子體中 15. 變量和信號(hào)的描述正確的是 A 。 A. 變量賦值號(hào)是:= B. 信號(hào)賦值號(hào)是:= C. 變量賦值號(hào)是’1’, 4=>’0’, OTHERS=>’1’); Q

7、E (2), 4=>E (3), 5=>’1’, 7=>E (5), OTHERS=>E (4)); ?? A． “11011011” B. “00101101” C. “11011001” D. “00101100” 45. VHDL 文本編輯中編譯時(shí)出現(xiàn)如下的報(bào)錯(cuò)信息 Error: VHDL syntax error: signal declaration must have

8、 ‘； ’ ，but found begin instead. 其錯(cuò)誤原因是 A 。 A. 信號(hào)聲明缺少分號(hào)。B. 錯(cuò)將設(shè)計(jì)文件存入了根目錄，并將其設(shè)定成工程。 C. 設(shè)計(jì)文件的文件名與實(shí)體名不一致。 D. 程序中缺少關(guān)鍵詞。 46. VHDL 文本編輯中編譯時(shí)出現(xiàn)如下的報(bào)錯(cuò)信息 Error: VHDL syntax error: choice value length must match selector exp

9、ression value length 其錯(cuò)誤原因是 A 。 A. 表達(dá)式寬度不匹配。 B. 錯(cuò)將設(shè)計(jì)文件存入了根目錄，并將其設(shè)定成工程。 C. 設(shè)計(jì)文件的文件名與實(shí)體名不一致。 D. 程序中缺少關(guān)鍵詞。 47. MAX+PLUSII 的設(shè)計(jì)文件不能直接保存在 B 。 A． 硬盤 B. 根目錄 C. 文件夾 D. 工程目錄 48. MAXPLUSII 是哪個(gè)公司的軟件

10、 A 。 A. ALTERA B. ATMEL C. LATTICE D. XILINX 49. MAXPLUSII 不支持的輸入方式是 D 。 A. 文本輸入 B. 原理圖輸入 C. 波形輸入 D. 矢量輸入 50. MAXPLUSII 中原理圖的后綴是 B 。 A. DOC B. GDF

11、C. BMP D. JIF 51. 在一個(gè) VHDL 設(shè)計(jì)中 Idata 是一個(gè)信號(hào)，數(shù)據(jù)類型為 std_logic_vector，試指出下面那個(gè)賦值語句是錯(cuò)誤的。 D 。 A.idata <= “00001111”; B.idata <= b”0000_1111”; C.idata <= X”AB” D. idata <= B”21”; 52. 在 VHDL

12、語言中，下列對(duì)時(shí)鐘邊沿檢測(cè)描述中，錯(cuò)誤的是 D 。 A.if clk’event and clk = ‘1’ then B.if falling_edge(clk) then C.if clk’event and clk = ‘0’ then D.if clk’stable and not clk = ‘1’ then 53. 下面對(duì)利用原理圖輸入設(shè)計(jì)方法進(jìn)行數(shù)字電路系統(tǒng)設(shè)計(jì)的描述中，那一種說法是不正確的。