基于累加器的DSP數(shù)據(jù)通路的內(nèi)建自測(cè)試技術(shù)的研究.pdf

1、片上系統(tǒng)(SoC)技術(shù)的快速發(fā)展對(duì)包括數(shù)字信號(hào)處理器(DSP)在內(nèi)的各種VLSI測(cè)試帶來了挑戰(zhàn)。內(nèi)建自測(cè)試(BIST)技術(shù)已成為解決VLSI測(cè)試難題和降低測(cè)試成本的重要手段。基于累加器的BIST因復(fù)用VLSI中的部分加法器作為VLSI的測(cè)試生成器、測(cè)試響應(yīng)壓縮器，能夠減少硬件開銷且性能好，近幾年正成為VLSI測(cè)試領(lǐng)域的研究熱點(diǎn)之一。本論文基于累加器，對(duì)DSP數(shù)據(jù)通路的BIST技術(shù)進(jìn)行了創(chuàng)新性和探索性研究，主要包括以下五方面內(nèi)容。

2、 1．提出并詳細(xì)探討了BIST環(huán)境中DSP數(shù)據(jù)通路的一種基于掃描通路法的可測(cè)性設(shè)計(jì)方案：利用三態(tài)門，實(shí)現(xiàn)DSP數(shù)據(jù)通路測(cè)試狀態(tài)與工作狀態(tài)的轉(zhuǎn)換，在測(cè)試狀態(tài)下將數(shù)據(jù)通路中的部分寄存器轉(zhuǎn)化成掃描鏈，并切斷數(shù)據(jù)通路中的反饋回路。該方案通用性強(qiáng)、可測(cè)性好、額外硬件開銷小且不會(huì)降低原VLSI性能。 2．研究了基于累加器的BIST環(huán)境中DSP數(shù)據(jù)通路的測(cè)試生成。證明了，n位加/減法器的2n位測(cè)試矢量(TP)可由兩個(gè)n位累加器產(chǎn)生的矢量合成。

3、針對(duì)DSP數(shù)據(jù)通路中加/減法器的具體情況，通過優(yōu)化TP最低位子空間，探索出了基于累加器的一種測(cè)試生成優(yōu)化方法。仿真實(shí)驗(yàn)表明，優(yōu)化TP能完全覆蓋加法器的組合固定型故障。研究出了陣列乘法器的TP，證明了這些TP能由累加器生成。仿真實(shí)驗(yàn)表明，這些TP能完全覆蓋陣列乘法器的單、雙組合固定型故障。同時(shí)，分析了常輸入乘法器的TP，指出這些TP可由累加器產(chǎn)生。 3．研究了累加器生成的TP，提出了基于累加器的BIST環(huán)境中DSP數(shù)據(jù)通路低功耗測(cè)

4、試生成的一種有效方法：對(duì)測(cè)試矢量進(jìn)行偽格雷碼編碼，以在測(cè)試期間降低被測(cè)電路模塊的開關(guān)活動(dòng)率，該編碼通過復(fù)用數(shù)據(jù)通路中的加法器經(jīng)濟(jì)地予以實(shí)現(xiàn)。仿真實(shí)驗(yàn)表明，編碼后的TP較大地降低了基于累加器的BIST測(cè)試功耗。 4．研究了基于累加器的BIST環(huán)境中DSP數(shù)據(jù)通路分階分層的測(cè)試方法：將DSP數(shù)據(jù)通路中部分加法器復(fù)用成其測(cè)試生成器，部分寄存器復(fù)用成掃描鏈，根據(jù)DSP數(shù)據(jù)通路的結(jié)構(gòu)規(guī)則性，按階逐層地完成DSP數(shù)據(jù)通路的測(cè)試。該方法通用性

5、強(qiáng)、測(cè)試效率高、測(cè)試時(shí)間短、故障覆蓋率高、額外硬件開銷小。 5．研究了基于累加器測(cè)試生成的加法器測(cè)試，提出了DSP數(shù)據(jù)通路中加法器的一種有效自測(cè)試方案。擴(kuò)展了測(cè)試響應(yīng)累加器壓縮思想，提出了加法器的一種BIST方案。根據(jù)這些方案，對(duì)行波進(jìn)位加法器分別進(jìn)行了自測(cè)試、BIST的原理性電路設(shè)計(jì)。仿真實(shí)驗(yàn)表明，這些自測(cè)試、BIST的測(cè)試性能高，額外硬件開銷小。該研究有助于解決基于累加器的BIST環(huán)境中DSP數(shù)據(jù)通路的測(cè)試生成器和響應(yīng)壓縮器