NoC系統(tǒng)的內(nèi)建自測試(BIST)技術(shù)研究.pdf

1、隨著集成電路的不斷發(fā)展,集成在單一芯片上晶體管數(shù)量也越來越多,使得片上系統(tǒng)(System-on-chip,SoC)在設(shè)計過程中遇到了通信效率低、擴展性差、全局時鐘難以同步等問題。為了解決以上的問題,部分學(xué)者提出了片上網(wǎng)絡(luò)(Network-on-chip, NoC)的概念,其核心思想是借鑒并移植計算機網(wǎng)絡(luò)中的概念和方法,能從體系結(jié)構(gòu)上解決片上系統(tǒng)存在的上述問題。隨著NoC體系結(jié)構(gòu)的提出,基于片上網(wǎng)絡(luò)的測試技術(shù)研究正受到越來越多的重視,如何

2、對片上網(wǎng)絡(luò)進行高速有效的測試成為了當(dāng)下的一個熱點的問題。傳統(tǒng)的測試技術(shù)由于檢測過程復(fù)雜、耗時、費用高、故障檢測率低,不能滿足高效測試的需要,而內(nèi)建自測試(Build-In Self Test,BIST)技術(shù)能克服上述的不足,所以對片上網(wǎng)絡(luò)進行內(nèi)建自測試技術(shù)的研究有重要的現(xiàn)實意義。
　　本文研究了NoC的體系結(jié)構(gòu)以及相關(guān)理論,介紹了NoC系統(tǒng)(通信架構(gòu)與IP核)的相關(guān)測試技術(shù),并對內(nèi)建自測試技術(shù)和性能做了相關(guān)的研究和分析。在此基礎(chǔ)上

3、,提出了一種NoC互連線的內(nèi)建自測試策略,該方法在NoC資源網(wǎng)絡(luò)接口中內(nèi)嵌測試矢量生成器和輸出響應(yīng)分析器模塊,完成片上網(wǎng)絡(luò)中東、南、西、北四個方向互連線的并行測試以及故障定位測試。另外還就NoC系統(tǒng)中的SRAM存儲器IP核進行了內(nèi)建自測試方法的研究,采用March C+算法并加以優(yōu)化改進,復(fù)用NoC作為測試存取路徑,設(shè)計了BIST電路并完成對NoC SRAM的測試。本文的設(shè)計均使用Verilog語言完成,并在ModelSim仿真環(huán)境下進