數(shù)字電路內(nèi)建自測(cè)試(BIST)設(shè)計(jì)與測(cè)試調(diào)度技術(shù)研究.pdf

1、隨著電子電路的制造工藝和設(shè)計(jì)的迅速發(fā)展,數(shù)字電路的集成度與復(fù)雜度越來(lái)越高,可測(cè)性設(shè)計(jì)(Design For Testability,DFT)成為解決當(dāng)前數(shù)字電路測(cè)試問(wèn)題的主要手段。內(nèi)建自測(cè)試(Built-In Self-Test,BIST)由于具有自測(cè)試和全速測(cè)試的優(yōu)點(diǎn)成為一種主要的 DFT技術(shù)。通過(guò)電路劃分可以改善數(shù)字電路的可測(cè)性,為了縮短劃分測(cè)試的時(shí)間,必須進(jìn)行測(cè)試調(diào)度。
　　本文首先針對(duì)大規(guī)模數(shù)字集成電路測(cè)試所面臨的困難,在

2、大規(guī)模數(shù)字集成電路劃分測(cè)試的基礎(chǔ)上,研究一種基于時(shí)鐘的可重構(gòu)BIST。通過(guò)該可重構(gòu)BIST可以對(duì)劃分后的多個(gè)不同電路模塊進(jìn)行測(cè)試。完成了對(duì)可重構(gòu)BIST結(jié)構(gòu)各模塊的功能仿真,并進(jìn)行了綜合仿真驗(yàn)證。然后,對(duì)有可重構(gòu)BIST的大規(guī)模數(shù)字集成電路劃分成多個(gè)電路模塊的并行測(cè)試,在考慮測(cè)試功耗、測(cè)試資源沖突的情況下建立了測(cè)試調(diào)度模型并進(jìn)行了算法設(shè)計(jì),采用遺傳算法選出最終的測(cè)試調(diào)度方案。
　　驗(yàn)證結(jié)果表明,基于時(shí)鐘可重構(gòu)BIST設(shè)計(jì)可以對(duì)多個(gè)