MOSFET導(dǎo)通電阻偏高因素的測(cè)試分析和解決途徑的研究.pdf

1、最新的半導(dǎo)體技術(shù)已經(jīng)將MOSFET的性能提升到一個(gè)很高的水平，日前封裝技術(shù)已經(jīng)成為追求更高M(jìn)OSFET效能的限制因素。據(jù)估計(jì)，一個(gè)傳統(tǒng)封裝的場(chǎng)效應(yīng)MOS管的總通態(tài)電阻由三個(gè)部分組成：封裝占40％，硅電路和基座各占30％。在一些最新的產(chǎn)品中，高達(dá)一半的MOSFET導(dǎo)通電阻是因?yàn)閷?dǎo)線架與導(dǎo)線接合所產(chǎn)生的封裝電阻而造成。所以，不僅需要優(yōu)化硅芯片參數(shù)，還要優(yōu)化封裝參數(shù)，以提高過(guò)程能力指數(shù)。 從公司統(tǒng)計(jì)的2005年測(cè)試良率數(shù)據(jù)分析，我們發(fā)

2、現(xiàn)，導(dǎo)通電阻測(cè)試不良是造成測(cè)試批低良率的關(guān)鍵因素。在共18920個(gè)批次中，有316個(gè)低良率批次，其中139個(gè)批次的主要缺陷是導(dǎo)通電阻不良。為了減少封裝對(duì)導(dǎo)通電阻的影響，本論文通過(guò)對(duì)封裝流程的逐步分析，挖掘出流程中對(duì)導(dǎo)通電阻的影響因素，提出解決此問(wèn)題的途徑，并在生產(chǎn)實(shí)際中不斷探索、試驗(yàn)，最終顯著降低了由于導(dǎo)通電阻不合格而引起的良率損失。 本論文的具體研究?jī)?nèi)容包括下列部分： 論述了圓片背面Si層厚度(針對(duì)背面非金屬化圓片)，

3、主要是對(duì)Substrate resistance(襯底電阻)的影響，及8mil背面減薄之關(guān)鍵工藝技術(shù)。 分析了不同D/A材料對(duì)導(dǎo)通電阻的影響； 分析了D/A制程中的缺陷(如Epoxy voids銀漿中的氣泡)，其造成熱阻的偏高，動(dòng)態(tài)時(shí)不易散熱，從而導(dǎo)致導(dǎo)通電阻的偏高； 分析了圓片背面金屬剝離形成的情況； 分析了Poor Wire Bonding(虛焊線)； 分析了Delamination(分層)：

4、包括塑膠和芯片之間的分層，及芯片和銀漿之間的分層，銀漿和導(dǎo)線架之間的分層。 然后，針對(duì)上述影響因素，通過(guò)科學(xué)方法尋找出造成此缺陷因素的具體原因，并探討解決這些問(wèn)題的方案，并經(jīng)過(guò)驗(yàn)證及考量其對(duì)可靠性的影響。研究結(jié)果用于生產(chǎn)顯著降低了導(dǎo)通電阻偏大造成的良率損失。 本選題的長(zhǎng)遠(yuǎn)意義在與，希望能協(xié)助半導(dǎo)體封裝測(cè)試廠商在生產(chǎn)中，能夠從中獲得一些啟示，優(yōu)化封裝工藝，從而快速解決導(dǎo)通電阻偏高的問(wèn)題，或者根據(jù)此選題論述的影響因素，無(wú)論從