MOSFET源-漏電阻的分析與擬合計(jì)算.pdf

1、隨著微電子行業(yè)的不斷進(jìn)步與發(fā)展，為適應(yīng)集成電路技術(shù)的發(fā)展以及提高系統(tǒng)的集成度，半導(dǎo)體器件的尺寸在不斷的縮小。MOSFET的尺寸縮小，可以降低功耗、提高集成度，但同時必然會導(dǎo)致器件的工作特性和性能發(fā)生變化。因此，深入研究小尺寸MOSFET的各項(xiàng)電學(xué)特性，對于提高M(jìn)OSFET工作性能有重要意義。MOSFET中與導(dǎo)電溝道相串聯(lián)的源/漏電阻，對于小尺寸器件和集成電路性能的模擬，以及器件的性能優(yōu)化和工藝改進(jìn)都有重要意義。因此，對MOSFET源/漏

2、電阻的研究，一直是微電子行業(yè)的研究熱點(diǎn)。目前，已經(jīng)發(fā)展出很多MOSFET源/漏電阻的研究方法，這些方法都各自存在著優(yōu)缺點(diǎn)，其主要缺點(diǎn)是計(jì)算步驟繁瑣、公式復(fù)雜。本論文將針對現(xiàn)有研究方法的這一缺陷，提出一種基于數(shù)值模擬的分析和計(jì)算方法。該方法的優(yōu)點(diǎn)是，分析使用的理論原理簡單、需要考慮的物理參數(shù)較少，得出的各物理參數(shù)與源/漏電阻的關(guān)系明確、直觀，可以直接得出計(jì)算電阻的解析表達(dá)式，并且具有相當(dāng)高的準(zhǔn)確性。本文所做工作可概括為以下幾部分。

3、　　首先，對現(xiàn)有的MOSFET源/漏電阻的研究方法，做了充分的理論分析和概括總結(jié)。目前，最常用的研究方法主要有:提取法和建模法，文中將這兩種方法做了比較詳細(xì)的說明和歸納。而且，對于提取法和建模法，分別詳細(xì)地介紹和闡述了多種具體的研究方法，并總結(jié)了這些方法的優(yōu)缺點(diǎn)。
　　其次，基于對現(xiàn)有方法的認(rèn)識和分析，提出了一種源/漏本征電阻分析和計(jì)算方法。這種方法基于數(shù)值模擬，可求出明確的解析表達(dá)式并且準(zhǔn)確度較高。這種方法的具體實(shí)現(xiàn)方式可分為如

4、下幾個步驟:首先，取多種不同的物理參數(shù)的MOSFET進(jìn)行仿真模擬，利用經(jīng)典的溝道電阻法(CRM)提取出源/漏本征電阻。然后，通過對多組物理參數(shù)和仿真結(jié)果的分析，可得出MOSFET中影響源/漏本征電阻的物理參數(shù)。最后，針對這些影響參數(shù)，結(jié)合仿真結(jié)果，利用最小二乘法對這些參數(shù)進(jìn)行多元線性擬合，可求出這些參數(shù)并得出源/漏本征電阻的計(jì)算公式。
　　最后，經(jīng)過仿真驗(yàn)證，可得出擬合出的電阻計(jì)算公式準(zhǔn)確性較高。通過對源/漏電阻仿真結(jié)果的分析和擬

5、合計(jì)算，我們得出了三點(diǎn)主要的結(jié)論。第一點(diǎn)結(jié)論為，影響源/漏本征電阻的物理參數(shù)有三個，分別為:器件源/漏區(qū)結(jié)深，源/漏區(qū)的摻雜電阻率，以及導(dǎo)電溝道到源/漏電極的距離。第二點(diǎn)結(jié)論為，源/漏電極上存在電流擁擠效應(yīng)。在MOSFET器件源/漏區(qū)，從導(dǎo)電溝道流向源/漏電極的載流子，主要集中在源/漏電極靠近柵極的一段很微小的區(qū)域，因此該區(qū)域內(nèi)會產(chǎn)生電流擁擠。第三點(diǎn)結(jié)論為，可得出一個漏/源本征電阻的表達(dá)式。仿真驗(yàn)證中的最大誤差僅為4.4％，并且溝道長度