低功耗數(shù)?；旌霞杉夹g(shù)研究與設(shè)計實例.pdf

1、本論文的研究方向是低功耗數(shù)?；旌霞杉夹g(shù)。本文不僅對該技術(shù)的基礎(chǔ)理論進行了分析和研究，還應(yīng)用到了三個設(shè)計實例中：離散型ΣΔ模數(shù)轉(zhuǎn)換器，連續(xù)型ΣΔ調(diào)制器，現(xiàn)場可編程混合信號陣列。
　　集成電路設(shè)計發(fā)展到今天，低功耗和系統(tǒng)集成成為了兩大研發(fā)主題。綠色電子的概念、便攜式產(chǎn)品的普及與能源的日益緊缺使得低功耗成為設(shè)計的最重要目標；而將模擬信號處理電路與數(shù)字信號處理系統(tǒng)集成起來可以有效減小芯片面積、增強單片功能、提高芯片速度并降低芯片成本。在

2、這樣的背景下，本論文深入研究了低功耗數(shù)?；旌显O(shè)計的各種方法，并進行了翔實的理論分析。
　　∑△模數(shù)轉(zhuǎn)換器(ADC)包括模擬調(diào)制器與數(shù)字濾波器，是一種典型的數(shù)?；旌舷到y(tǒng)。高質(zhì)量音頻與高精度電表等應(yīng)用需要帶寬100kHz左右、分辨率16位上下的ADC。本文針對該指標設(shè)計了一款離散型ΣΔADC，采用一級兩階結(jié)構(gòu)、單位量化方式，在第一級放大器中應(yīng)用了斬波穩(wěn)零技術(shù)以降低閃爍噪聲與失配對調(diào)制器的影響，在放大器輸入級設(shè)計中采用亞閾值設(shè)計技術(shù)提高

3、了相同功耗下的放大器增益和帶寬。測試結(jié)果表明該ADC模擬部分功耗9.8mW，數(shù)字部分功耗5.7mW，動態(tài)范圍92dB，達到了國際水平。
　　已經(jīng)廣泛應(yīng)用的3G無線通信系統(tǒng)、具有多模特性的手機收發(fā)器與多種通信標準需要更高的ADC帶寬，傳統(tǒng)的離散型ΣΔ調(diào)制器已無法滿足要求。連續(xù)型ΣΔ調(diào)制器在1MHz以上帶寬應(yīng)用中比離散型具有更低功耗、更高帶寬和更省面積的三大優(yōu)點，然而其缺陷同樣顯著：時鐘抖動敏感，工藝偏差影響大和環(huán)路延時要求嚴格，從而

4、應(yīng)用受到限制。本論文針對其缺點，提出了一種創(chuàng)新的時鐘抖動與工藝偏差的聯(lián)合矯正技術(shù)，大大提高了連續(xù)型調(diào)制器抗抖動和工藝偏差的能力。仿真結(jié)果表明，一款三階連續(xù)型調(diào)制器的矯正后信噪比提高了30dB以上，其系數(shù)偏差在工藝誤差為±30％的情況下調(diào)整到了±2.8％以內(nèi)。
　　當前數(shù)據(jù)處理的主流方法是以數(shù)字方式處理，其實現(xiàn)方式包括DSP和FPGA，因而在處理模擬信號的時候，需要用ADC作為輸入接口與DAC作為輸出接口，不僅增加了設(shè)計的復(fù)雜性，還