低功耗混合邏輯電路設(shè)計(jì).pdf

1、隨著集成電路的發(fā)展，集成電路的規(guī)模越來(lái)越大，集成度越來(lái)越高，大規(guī)模集成電路的性能決定著電子設(shè)備的性能。目前，移動(dòng)終端電子設(shè)備對(duì)于集成電路芯片的性能要求越來(lái)越嚴(yán)格，伴隨著工藝制程的進(jìn)步，漏電流的種類(lèi)越來(lái)越多，漏功耗占電路總功耗的比重越來(lái)越大，因此高速低功耗集成電路芯片的設(shè)計(jì)已經(jīng)成為集成電路行業(yè)發(fā)展的必然趨勢(shì)。
　　加法運(yùn)算是在數(shù)字電子系統(tǒng)中最基本的算術(shù)邏輯運(yùn)算，加法器是數(shù)字系統(tǒng)中最基本的邏輯運(yùn)算單元，它常常應(yīng)用于多位加法器的進(jìn)位關(guān)鍵

2、路徑中，是影響電子設(shè)備性能的重要因素之一。本文列舉了多種常用加法器，通過(guò)對(duì)串行進(jìn)位加法器、線性進(jìn)位選擇加法器、超前進(jìn)位加法器、曼徹斯特加法器等的研究，分析了其基本原理以及進(jìn)位關(guān)鍵路徑的邏輯翻轉(zhuǎn)。
　　本學(xué)位論文通過(guò)對(duì)傳統(tǒng)的低功耗 CMOS集成電路加法器進(jìn)行認(rèn)真研究，總結(jié)了傳統(tǒng)加法器的優(yōu)缺點(diǎn)，在此基礎(chǔ)上，通過(guò)優(yōu)化算法和改進(jìn)電路拓?fù)浣Y(jié)構(gòu)，分別設(shè)計(jì)了新型4位超前進(jìn)位加法器和新型4位柵壓自舉加法器。對(duì)電路圖在SMIC130nm工藝、四種不