低功耗數(shù)模混合信號轉(zhuǎn)換芯片研究與設計.pdf

1、隨著通訊系統(tǒng)、生物醫(yī)學設備和便攜式電子產(chǎn)品等應用領域的不斷發(fā)展，低功耗、低成本和高性能的數(shù)模混合信號轉(zhuǎn)換芯片（模數(shù)轉(zhuǎn)換器和數(shù)模轉(zhuǎn)換器）成為當今集成電路設計者追求的一個熱門方向。本文的研究內(nèi)容來源于國家自然科學基金項目（編號：61161003），基于低功耗、小面積的理念，針對模數(shù)轉(zhuǎn)換器和數(shù)模轉(zhuǎn)換器進行研究，主要內(nèi)容分為以下三個部分：
　?。?）研究并設計了一款低功耗高信噪比的8位SAR ADC，分析了功耗和誤差來源，并提出一款高速高

2、精度比較器?；赟MIC0.18um CMOS工藝進行設計并流片，芯片面積為0.11mm2。測試結(jié)果表明，在1.8V電源電壓下，當采樣率為1MS/s時，SFDR為61.8dB，有效位數(shù)為7.72位，功耗為67.5uW。針對SAR ADC，本設計的創(chuàng)新點如下：
　?、偬岢鲆环N無運放電容級聯(lián)式分段耦合DAC，減小了整體功耗和芯片面積。
　　②提出一款帶有輸出失調(diào)電壓自校準技術的動態(tài)鎖存比較器，提高了精度，同時增加一條額外的正反饋

3、支路，增大了速度；同時引入隔離開關，明顯的減弱了踢回噪聲的影響。
　?。?）研究并設計了一款低功耗8位R_2R DAC，分析了傳統(tǒng)電路結(jié)構(gòu)的非理想特性；采用 CMOS開關，減弱時鐘饋通效應；對電阻陣列進行參數(shù)優(yōu)化；采用傳統(tǒng)的兩級運算放大器構(gòu)成積分器，并對其功耗、帶寬和增益進行優(yōu)化?；?.18um CMOS工藝設計一款低功耗8位R-2R DAC，芯片版圖面積為0.29mm2。仿真結(jié)果表明，在1.8V電源電壓下，當轉(zhuǎn)換率為1MHz時

4、，該電路的擺幅為16.4mV-1.79V，DNL和INL均小于1/2LSB，反應時間為0.1us，功耗為0.561mW。
　?。?）內(nèi)置基準源為ADC和DAC提供參考電壓，其性能優(yōu)劣直接影響著整體電路的性能，因此本文將基準電壓源作為研究重點。提出兩款超低功耗、無片上電阻、無BJT的基于亞閾值CMOS特性的基準電壓源。第一款基準源具有功耗低、溫漂小的特點；第二款基準源的功耗極低，電源抑制比高，并進行流片驗證。針對基準電壓源設計的創(chuàng)新