FPGA的低功耗設(shè)計(jì)技術(shù)研究.pdf

1、FPGA在設(shè)計(jì)上的高度靈活性,使其現(xiàn)場(chǎng)可編程性獲得了越來(lái)越多的人的青睞。FPGA的集成度越來(lái)越高,設(shè)計(jì)的功能不斷增多,應(yīng)用日趨復(fù)雜,運(yùn)行頻率也越來(lái)越高,設(shè)計(jì)的功耗問(wèn)題變得越來(lái)越突出,成為限制設(shè)計(jì)研發(fā)的瓶頸。流水線能提高系統(tǒng)的性能,本文的設(shè)計(jì)研究在保持系統(tǒng)性能不降低的情況下,盡量降低設(shè)計(jì)系統(tǒng)的功耗。
　　 本文首先在介紹了國(guó)內(nèi)外相關(guān)的降低FPGA靜態(tài)功耗和動(dòng)態(tài)功耗的研究現(xiàn)狀的基礎(chǔ)上,針對(duì)多余的信號(hào)翻轉(zhuǎn)也就是信號(hào)毛刺是產(chǎn)生了多余的動(dòng)

2、態(tài)功耗主要因?yàn)?通過(guò)流水線來(lái)平衡組合邏輯路徑過(guò)濾多余的信號(hào)翻轉(zhuǎn)。使用了總線編碼,總線翻轉(zhuǎn)和邏輯片緊湊等方法減少輸入端口數(shù)量,并對(duì)邏輯進(jìn)行優(yōu)化減少使用的資源數(shù)目和設(shè)計(jì)的邏輯層次。提出了基本流水線和帶使能流水線的數(shù)學(xué)模型,設(shè)計(jì)了基于0-1背包問(wèn)題的在組合邏輯路徑中加入同步時(shí)序元件形成組合邏輯段的算法。最后闡明了測(cè)試樣例電路的選取原則和測(cè)試激勵(lì)信號(hào)的產(chǎn)生規(guī)則與意義,使用三種不同類型的翻轉(zhuǎn)率信號(hào)對(duì)設(shè)計(jì)進(jìn)行驗(yàn)證,并讓設(shè)計(jì)使用DSP進(jìn)行實(shí)現(xiàn)和不使用