基于FPGA的除法器的設(shè)計(jì)和實(shí)現(xiàn).pdf

1、本文以國(guó)家重大專項(xiàng)子課題(2008ZX05020-004)為依托,根據(jù)項(xiàng)目的需求和將來(lái)的發(fā)展需要,結(jié)合除法器設(shè)計(jì)領(lǐng)域新的理論與實(shí)踐進(jìn)展,獨(dú)立完成了32位整數(shù)和單精度浮點(diǎn)數(shù)的除法運(yùn)算。在整個(gè)設(shè)計(jì)過(guò)程中,首先對(duì)現(xiàn)有的除法算法進(jìn)行了分析,然后選擇應(yīng)用較多的Digit Recurrence算法作為本設(shè)計(jì)的核心算法,對(duì)算法的商選擇部分進(jìn)行重點(diǎn)分析,然后應(yīng)用到整數(shù)以及浮點(diǎn)數(shù)的除法運(yùn)算當(dāng)中,在具體的實(shí)現(xiàn)上輔助其它的算法實(shí)現(xiàn)結(jié)果進(jìn)行對(duì)比分析。通過(guò)實(shí)驗(yàn)的

2、結(jié)果能夠從速度以及硬件資源上對(duì)不同算法進(jìn)行評(píng)估。
　　 本設(shè)計(jì)在Digit Recurrence算法的商選擇部分進(jìn)行了改進(jìn),拋棄了大量的多位比較器,在P-D圖上利用常數(shù)比較法避免了過(guò)程余數(shù)與除數(shù)的比較,商采用冗余表示格式,這樣使得處于關(guān)鍵路徑上的商選擇函數(shù)的時(shí)延大大降低,32位整數(shù)除法中最高工作頻率可以達(dá)到73MHZ,單精度浮點(diǎn)數(shù)除法中同樣利用P-D圖進(jìn)行常數(shù)比較來(lái)獲得商值,最終的仿真結(jié)果顯示單精度浮點(diǎn)除法可以做到精確到小數(shù)點(diǎn)后