基于SRT算法高性能除法器設(shè)計及性能改進.pdf

1、在新工藝水平下，深入研究除法算法和設(shè)計結(jié)構(gòu)，提升除法運算部件性能，進而促進微處理器整體性能提高十分必要。本文在此思想指導下，對整數(shù)除法運算和浮點除法運算分別進行研究，提出優(yōu)化設(shè)計結(jié)構(gòu)，并進行綜合性能分析，具體內(nèi)容如下所述。
　　首先基于SRT-16算法設(shè)計和實現(xiàn)一個整數(shù)除法器，可以進行64位和32位的有符號整數(shù)除法運算。根據(jù)商值位數(shù)n=log2r的關(guān)系式，可知當SRT算法基數(shù)值r=16時，每次迭代可以得到四位商值，極大加快了除法運

2、算速度。并在28nm的工藝條件下，設(shè)置綜合的電壓和溫度是(0.9v,25℃)，對整數(shù)除法器進行綜合，得到整數(shù)除法器綜合后的面積是39079μm2，延時為490ps。最后對比SRT-4算法實現(xiàn)的整數(shù)除法黃金模型的性能，在不考慮面積因素，僅考慮延時、功耗對性能的影響下，本文設(shè)計的整數(shù)除法器性能提高約27％。
　　其次基于SRT-8算法和SRT-16算法分別設(shè)計和實現(xiàn)一個浮點除法器。浮點數(shù)值的尾數(shù)處理相對于傳統(tǒng)SRT算法浮點除法器做了較

3、大的改進。首先，在算法上將SRT-算法與數(shù)字循環(huán)算法中的恢復(fù)余數(shù)算法思想結(jié)合，限制商值在非負值范圍內(nèi)，避免商值為負數(shù)時的規(guī)格化處理；其次，將部分余數(shù)的計算設(shè)置為全商值范圍內(nèi)的并行運算，并采用進位保留加法器以提高運算速度，根據(jù)部分余數(shù)的符號選擇本次迭代的商值。在電壓和溫度為（0.9v,25℃），28nm工藝條件下，分別對兩個浮點除法器進行綜合。SRT-8算法浮點除法器綜合后的面積是13379μm2，延時471ps；SRT-16算法的浮點除

4、法器綜合后面積是23951μm2，延時是517ps，分別與SRT-4算法實現(xiàn)的同結(jié)構(gòu)浮點除法器進行對比，基數(shù)8浮點除法器和基數(shù)16浮點除法器的延時分別優(yōu)化19%和29%。
　　最后在上文提出的基于SRT-16算法的浮點除法器的基礎(chǔ)上設(shè)計和實現(xiàn)共享結(jié)構(gòu)浮點除法器，可以同時進行四組單精度浮點數(shù)據(jù)的除法或開方的迭代運算。數(shù)據(jù)組的優(yōu)先級設(shè)置原則是時間為先，越早進入除法器的數(shù)據(jù)組優(yōu)先級越高。然后設(shè)計商值范圍查找表和尾數(shù)處理共享結(jié)構(gòu)。因為尾數(shù)