衛(wèi)星導(dǎo)航信號的快速高靈敏度捕獲跟蹤算法研究與衛(wèi)星授時芯片的ASIC設(shè)計.pdf

1、近年來，隨著衛(wèi)星導(dǎo)航系統(tǒng)的快速發(fā)展，導(dǎo)航接收機的應(yīng)用越來越廣泛;作為導(dǎo)航接收機的核心技術(shù)，捕獲跟蹤算法已成為研究的熱點。本文針對GPS衛(wèi)星導(dǎo)航信號，提出了一種快速高靈敏度捕獲跟蹤算法，稍作修改便可應(yīng)用于我國自主開發(fā)的BDS-Ⅱ;并基于該算法設(shè)計了一款低成本、低功耗的民用衛(wèi)星授時芯片，授時精度優(yōu)于20ms。
　　本文首先分析了GPS信號的結(jié)構(gòu)特性及捕獲跟蹤原理，并對傳統(tǒng)捕獲跟蹤算法的性能進行比較。然后提出了一種快速高靈敏度捕獲跟蹤算

2、法，算法設(shè)計中引入SRAM處理緩存數(shù)據(jù)，通過對所有GPS衛(wèi)星進行1ms捕獲以得到可視衛(wèi)星號、載波頻率及C/A碼相位，進而對單顆衛(wèi)星進行8ms捕獲跟蹤以完成星歷解調(diào)，獲取時間參數(shù)。另外，本文自主設(shè)計了GPS開發(fā)平臺，用于優(yōu)化設(shè)計參數(shù)及驗證設(shè)計方案的可行性。最后，采用SMIC0.18um CMOS工藝實現(xiàn)GPS衛(wèi)星授時芯片的ASIC設(shè)計，設(shè)計流程主要包括基于DFTC的邏輯綜合、靜態(tài)時序分析(STA)、形式驗證、自動測試向量生成(ATPG)、

3、布局布線、寄生參數(shù)提取(RCX)及物理驗證(DRC和LVS)，最終得到芯片版圖，準(zhǔn)備流片。
　　FPGA驗證結(jié)果表明本文提出的快速高靈敏度捕獲跟蹤算法具有很強的實用性，強信號環(huán)境下，能夠在2s內(nèi)實現(xiàn)對GPS信號的捕獲跟蹤，并在20s內(nèi)完成星歷解調(diào);在樓宇之間、城市街道等信號相對較弱的場所，同樣能夠?qū)崿F(xiàn)GPS衛(wèi)星導(dǎo)航信號的精確授時。ASIC設(shè)計結(jié)果表明本文設(shè)計的GPS衛(wèi)星授時芯片面積小、功耗低、成本低，在民用市場具有廣闊的應(yīng)用前景。