基于40nm CMOS工藝的低功耗10-Gb-s SerDes收發(fā)機(jī)研究與設(shè)計(jì).pdf

1、隨著信息技術(shù)的不斷發(fā)展，高速有線通信變的前所未有的頻繁和重要，SATA、IFINIBAND、10GBASE-KR、10GBASE-CX4等高速有線通信標(biāo)準(zhǔn)相繼出現(xiàn)并普及，更高數(shù)據(jù)率和更低功耗的芯片作為產(chǎn)品的技術(shù)核心，已經(jīng)成為其關(guān)鍵競(jìng)爭(zhēng)力。高速有線通信系統(tǒng)設(shè)計(jì)的主要難點(diǎn)是如何有效消除高速數(shù)據(jù)中的碼間干擾，其是由于傳輸信道的低通頻率響應(yīng)造成的。消除碼間干擾問題的方法有兩種，第一種就是利用前饋均衡器、連續(xù)時(shí)間線性均衡器和判決反饋均衡器這三種模

2、擬混合均衡電路共同作用;第二種方法就是在接收機(jī)前端設(shè)計(jì)一個(gè)中等分辨率、高采樣率的模數(shù)轉(zhuǎn)換器，將輸入端的模擬信號(hào)量化為數(shù)字信號(hào)，利用后端的數(shù)字信號(hào)處理器從數(shù)字域的角度消除碼間干擾，其可以對(duì)數(shù)據(jù)進(jìn)行更加精細(xì)的均衡。但是高采樣率模數(shù)轉(zhuǎn)換器的芯片面積和功耗非常大。本文分別對(duì)這兩種消除碼間干擾的方式及其關(guān)鍵模塊的低成本、高工作頻率和低功耗等關(guān)鍵技術(shù)進(jìn)行研究，并通過理論分析和測(cè)試結(jié)果驗(yàn)證。
　　前饋均衡器是發(fā)射機(jī)的核心電路，其對(duì)發(fā)射端的數(shù)據(jù)進(jìn)

3、行預(yù)加重?，F(xiàn)有的前饋均衡器電路都具有較大的衰減，尤其在傳輸信道的衰減較大的應(yīng)用中，這一問題更加突出，本文試圖保證整個(gè)收發(fā)機(jī)對(duì)高速串行傳輸數(shù)據(jù)的均衡能力不變的前提下實(shí)現(xiàn)低衰減的前饋均衡器設(shè)計(jì)。前饋均衡器理論上可以降低傳輸信道單位脈沖響應(yīng)中的所有前標(biāo)和后標(biāo)值的大小，本文提出一種改進(jìn)型低衰減前饋均衡器結(jié)構(gòu)，首次提出前饋均衡器并不對(duì)單位脈沖響應(yīng)中的第一個(gè)后標(biāo)進(jìn)行刻意的處理，第一個(gè)后標(biāo)的值通過接收端的判決反饋均衡器進(jìn)行消除。與采用傳統(tǒng)前饋均衡器電

4、路的收發(fā)機(jī)進(jìn)行測(cè)試結(jié)果對(duì)比，采用改進(jìn)型前饋均衡器的收發(fā)機(jī)中判決量化器輸入信號(hào)具有更大的眼圖張開度。采用SMIC40nm CMOS工藝設(shè)計(jì)一個(gè)基于改進(jìn)型低衰減前饋均衡器的10-Gb/s有線通信收發(fā)機(jī)，其符合IEEE802.3ap10G背板以太網(wǎng)標(biāo)準(zhǔn)(Backplane Ethernet Standard)，測(cè)試結(jié)果證明了所提技術(shù)的有效性。
　　為了進(jìn)一步降低收發(fā)機(jī)的功耗，設(shè)計(jì)了一個(gè)基于SST Driver和CTLE/DFE Summ

5、er融合的低功耗10-Gb/s收發(fā)機(jī)。發(fā)射端需要提供較大的輸出信號(hào)擺幅、對(duì)發(fā)射端數(shù)據(jù)進(jìn)行預(yù)加重、具有與傳輸信道特征阻抗相同的輸出阻抗，因此往往需要消耗非常大的功耗。其中消耗能量最大的模塊為發(fā)射端輸出的驅(qū)動(dòng)器Driver，常用的驅(qū)動(dòng)器有電流模式驅(qū)動(dòng)器和電壓模式驅(qū)動(dòng)器兩種，在相同的輸出擺幅下，SST(Source-Series Terminated)Driver所消耗的功耗為傳統(tǒng)CML結(jié)構(gòu)的1/4，但是現(xiàn)有的SST Driver都需要非常復(fù)

6、雜的輸出阻抗校準(zhǔn)電路。本文提出一種帶有改進(jìn)型阻抗校準(zhǔn)電路的SST Driver，相比其他方案，不需要消耗電壓裕度、具有較小的輸出寄生電容且校準(zhǔn)電路面積較小，實(shí)現(xiàn)了低功耗和輸出阻抗校準(zhǔn)電路低復(fù)雜度的設(shè)計(jì)。對(duì)接收端的連續(xù)時(shí)間線性均衡器和判決反饋均衡器進(jìn)行分析研究，對(duì)比研究了現(xiàn)有的多種降低接收機(jī)前端功耗的技術(shù)，提出連續(xù)時(shí)間線性均衡器和判決反饋均衡器中的加法器融合的電路結(jié)構(gòu)，從而進(jìn)一步降低了接收機(jī)前端功耗。整個(gè)低功耗10-Gb/s收發(fā)機(jī)電路在S

7、MIC40nm CMOS工藝實(shí)現(xiàn)并完成測(cè)試，其同樣符合IEEE802.3ap10G背板以太網(wǎng)標(biāo)準(zhǔn)，發(fā)射機(jī)的功耗為20.6mW，接收機(jī)前端總功耗為5.1mW。
　　基于模數(shù)轉(zhuǎn)換器的數(shù)字均衡方法使得高速串行有線數(shù)據(jù)傳輸可以實(shí)現(xiàn)更高的數(shù)據(jù)率和更低的誤碼率，本文研究設(shè)計(jì)了一個(gè)基于兩步式Flash ADC的10-Gb/s低功耗有線通信收發(fā)機(jī)。數(shù)字均衡的主要難點(diǎn)是設(shè)計(jì)一個(gè)中等分辨率（通常為5-6比特）、高采樣率的模數(shù)轉(zhuǎn)換器，現(xiàn)有的研究成果中嘗

8、試了SARADC和Flash ADC，但是單路SAR ADC采樣率較低，為了實(shí)現(xiàn)10GS/s的采樣率，需要非常多路時(shí)間交錯(cuò)結(jié)構(gòu)的SAR ADC同時(shí)工作，其復(fù)雜度和芯片面積都非常大;傳統(tǒng)Flash ADC可以實(shí)現(xiàn)較高的采樣率，但是其中并列的比較器同時(shí)工作需要消耗非常大的功耗。本文分析了ADC輸入信號(hào)概率分布的不均勻以及均衡器對(duì)ADC輸入信號(hào)概率分布的影響，首次提出一種基于輸入信號(hào)統(tǒng)計(jì)分布的時(shí)間交錯(cuò)兩步式Flash ADC。其充分利用了輸入

9、信號(hào)概率分布不均勻的特性，將所有的比較器分為兩級(jí)，參考電壓值位于輸入信號(hào)概率分布較大區(qū)域的比較器作為第一級(jí)，剩下的比較器作為第二級(jí)。與傳統(tǒng)的Flash ADC相比，本文提出的兩步式Flash ADC降低了66％的平均激活的比較器數(shù)量，有效降低了功耗。同時(shí)從降低功耗的角度出發(fā)，對(duì)比較器和跟隨保持電路做了相應(yīng)的改進(jìn)。整個(gè)收發(fā)機(jī)電路基于SMIC40nm CMOS工藝實(shí)現(xiàn)，且符合IEEE802.3ap10G背板以太網(wǎng)標(biāo)準(zhǔn)，結(jié)果驗(yàn)證了兩步式Fla