40Gb-s SerDes發(fā)射芯片設計.pdf

1、隨著數(shù)據(jù)傳輸速率的不斷增長，SerDes，這種用于遠距離數(shù)據(jù)傳輸?shù)拇型ㄐ偶夹g正不斷拓展其應用領域，從采用光通信的廣域網和局域網到采用電通信的計算機板級接口都有SerDes的身影。如今，SerDes技術已經成為高速接口技術的主流，在各類數(shù)據(jù)通信系統(tǒng)中被廣泛采用。因此，SerDes系統(tǒng)設計受到了廣泛關注。
　　本論文采用TSMC65nm LP CMOS工藝，設計應用于40Gb/s SerDes系統(tǒng)中的發(fā)射芯片，該芯片將四路并行輸入的

2、10Gb/s數(shù)據(jù)信號復接成一路40Gb/s的串行數(shù)據(jù)輸出，要求輸出數(shù)據(jù)的抖動小于0.1UI，輸入?yún)⒖紩r鐘的頻率為625MHz。
　　本次設計的發(fā)射芯片由復接器和鎖相環(huán)兩個模塊組成。其中復接器模塊采用了直接4∶1復接器結構，以解決在傳統(tǒng)的高速樹型結構復接器中時序條件難以滿足的問題。由于復接得到的數(shù)據(jù)信號速率過高，采用電阻做負載的普通差分對的帶寬不夠大，因此在復接器和輸出緩沖級均采用電感峰化技術來拓展電路的帶寬。鎖相環(huán)模塊采用了電荷泵

3、鎖相環(huán)結構，其中:壓控振蕩器采用互補耦合的負阻LC-VCO結構，以增加跨導且簡化諧振腔設計;分頻器鏈路對速度和功耗進行了折中考慮，在第一級采用CML邏輯的二分頻器，后四級采用TSPC結構的二分頻器;鑒頻鑒相器電路中，對D觸發(fā)器的結構做了適當修改，使其不使用與門，以減小PFD固有脈沖的寬度;電荷泵中分別采用了Cascode結構和Dummy管，以在匹配充放電電流的同時減小電荷注入和時鐘饋通的影響。
　　本文完成了整體發(fā)射芯片的電路及版