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1、1VHDL語(yǔ)言語(yǔ)言1、VHDL設(shè)計(jì)簡(jiǎn)述設(shè)計(jì)簡(jiǎn)述VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。VHDL將一個(gè)設(shè)計(jì)（元件、電路、系統(tǒng)）分為：?外部（可視部分、端口）?內(nèi)部（不可視部分、內(nèi)部功能、算法）例：2選1選擇器的VHDL語(yǔ)言描述：LibraryieeeUseieee.std_logic_1164.allEntitymux21isPt(ab:instd_logicS:outstd_logicY:outstd_logic)Endm

2、ux21Architecturemux_archofmun21isBeginY=awhens=’0’elseBwhens=’1’Endmux_arch3Generic(常數(shù)名稱(chēng)：類(lèi)型[：＝缺省值]常數(shù)名稱(chēng)：類(lèi)型[：＝缺省值])其中，表示為可選項(xiàng)。類(lèi)屬常用于定義：實(shí)體端口的大小、設(shè)計(jì)實(shí)體的物理特性、總線寬度、元件例化的數(shù)量等。例：EntitymckisGeneric(width:integer:=16)Pt(add_bus:outstd_

3、logic_vect(width1downto0))…Entitymck例：2輸入與門(mén)是實(shí)體描述Entity2isGeneric(risewidth:time:=1nsFallwidth:time:=1ns)Pt(a1:instd_logica0:instd_logicz0:outstd_logic)endentity2注意：數(shù)據(jù)類(lèi)型time用于仿真模塊的設(shè)計(jì)。綜合器僅支持?jǐn)?shù)據(jù)類(lèi)型為整數(shù)的類(lèi)屬值。（2）端口聲明端口聲明：確定輸入輸出端口

4、的數(shù)目和類(lèi)型。pt(端口名稱(chēng)，端口名稱(chēng)：端口模式數(shù)據(jù)類(lèi)型；端口名稱(chēng)，端口名稱(chēng)：端口模式數(shù)據(jù)類(lèi)型)其中，端口模式：in輸入型，此端口為只讀型。out輸出型，此端口只能對(duì)其賦值。inout輸入輸出型，既可讀也可賦值。Buffer緩沖型，與out相似，但可讀。數(shù)據(jù)類(lèi)型：指端口上流動(dòng)的數(shù)據(jù)的表達(dá)格式。為預(yù)先定義好的數(shù)據(jù)類(lèi)型。如：bit、bit_vect、integer、std_logic、std_logic_vect等例：Entityn2isP