vhdl復(fù)習(xí)題

1、試卷第1頁（共頁）一、選擇題(A)1一個項目的輸入輸出端口是定義在：A.實(shí)體中B.結(jié)構(gòu)體中C.任何位置D.進(jìn)程體(B)2描述項目具有邏輯功能的是：A.實(shí)體B.結(jié)構(gòu)體C.配置D.進(jìn)程(A)3關(guān)鍵字ARCHITECTURE定義的是：A.結(jié)構(gòu)體B.進(jìn)程C.實(shí)體D.配置(D)4VHDL語言中變量定義的位置是：A.實(shí)體中中任何位置B.實(shí)體中特定位置C.結(jié)構(gòu)體中任何位置D.結(jié)構(gòu)體中特定位置(D)5VHDL語言中信號定義的位置是：A.實(shí)體中任何位置B

2、.實(shí)體中特定位置C.結(jié)構(gòu)體中任何位置D.結(jié)構(gòu)體中特定位置(B)6變量是局部量可以寫在：A.實(shí)體中B.進(jìn)程中C.線粒體D.種子體中(A)7變量和信號的描述正確的是：A.變量賦值號是:=B.信號賦值號是:=C.變量賦值號是NULLC.CASE語句中的選擇值只能出現(xiàn)一次，且不允許有相同的選擇值的條件語句出現(xiàn)D.CASE語句執(zhí)行必須選中，且只能選中所列條件語句中的一條(D)29VHDL中為目標(biāo)變量賦值符號是：A.=:B.=C.=D.:=(B)3