已閱讀1頁(yè),還剩3頁(yè)未讀, 繼續(xù)免費(fèi)閱讀
版權(quán)說(shuō)明:本文檔由用戶提供并上傳,收益歸屬內(nèi)容提供方,若內(nèi)容存在侵權(quán),請(qǐng)進(jìn)行舉報(bào)或認(rèn)領(lǐng)
文檔簡(jiǎn)介
1、2用JKFF觸發(fā)器設(shè)計(jì)一個(gè)模為4的加法計(jì)數(shù)器解:步驟1分析題意。由題意知,待設(shè)計(jì)的護(hù)送鼓起默認(rèn)為模4計(jì)數(shù),且不要求加載初值。故電路只需時(shí)鐘輸入端clk,clk作為電路的同步時(shí)鐘,不必當(dāng)做輸入變量對(duì)待;輸出一個(gè)4進(jìn)制數(shù)2個(gè)輸出端,記為Q1Q2。要有輸出信號(hào)Z,故共需要3個(gè)輸出端。因輸出量Q1Q2就是計(jì)數(shù)值,故采用Moe型電路較為合適。步驟2建立原始狀態(tài)圖模4計(jì)數(shù)器要求有4個(gè)記憶狀態(tài),且逢4進(jìn)1。由此作圖:Z0100S0S3S2S12輸出方
溫馨提示
- 1. 本站所有資源如無(wú)特殊說(shuō)明,都需要本地電腦安裝OFFICE2007和PDF閱讀器。圖紙軟件為CAD,CAXA,PROE,UG,SolidWorks等.壓縮文件請(qǐng)下載最新的WinRAR軟件解壓。
- 2. 本站的文檔不包含任何第三方提供的附件圖紙等,如果需要附件,請(qǐng)聯(lián)系上傳者。文件的所有權(quán)益歸上傳用戶所有。
- 3. 本站RAR壓縮包中若帶圖紙,網(wǎng)頁(yè)內(nèi)容里面會(huì)有圖紙預(yù)覽,若沒(méi)有圖紙預(yù)覽就沒(méi)有圖紙。
- 4. 未經(jīng)權(quán)益所有人同意不得將文件中的內(nèi)容挪作商業(yè)或盈利用途。
- 5. 眾賞文庫(kù)僅提供信息存儲(chǔ)空間,僅對(duì)用戶上傳內(nèi)容的表現(xiàn)方式做保護(hù)處理,對(duì)用戶上傳分享的文檔內(nèi)容本身不做任何修改或編輯,并不能對(duì)任何下載內(nèi)容負(fù)責(zé)。
- 6. 下載文件中如有侵權(quán)或不適當(dāng)內(nèi)容,請(qǐng)與我們聯(lián)系,我們立即糾正。
- 7. 本站不保證下載資源的準(zhǔn)確性、安全性和完整性, 同時(shí)也不承擔(dān)用戶因使用這些下載資源對(duì)自己和他人造成任何形式的傷害或損失。
最新文檔
- 用jk觸發(fā)器設(shè)計(jì)六進(jìn)制計(jì)數(shù)器
- 利用d觸發(fā)器構(gòu)成計(jì)數(shù)器
- 利用d觸發(fā)器構(gòu)成計(jì)數(shù)器
- 基于d觸發(fā)器的異步八進(jìn)制計(jì)數(shù)器設(shè)計(jì)
- 用程序輸入方法設(shè)計(jì)一個(gè)16位二進(jìn)制加法計(jì)數(shù)器
- 加法計(jì)數(shù)器eda
- verilog hdl加法計(jì)數(shù)器的設(shè)計(jì)
- eda 16位加法計(jì)數(shù)器的設(shè)計(jì)
- 16進(jìn)制同步加法計(jì)數(shù)器
- 用verilog hdl設(shè)計(jì)計(jì)數(shù)器
- 16進(jìn)制同步加法計(jì)數(shù)器
- 10進(jìn)制加法計(jì)數(shù)器課程設(shè)計(jì)
- eda模可變計(jì)數(shù)器設(shè)計(jì)
- 主從rs觸發(fā)器,jk觸發(fā)器
- 基本rs觸發(fā)器和d觸發(fā)器
- 第4章 觸發(fā)器
- 4位同步二進(jìn)制加法計(jì)數(shù)器
- 環(huán)形計(jì)數(shù)器和扭環(huán)形計(jì)數(shù)器設(shè)計(jì)
- d觸發(fā)器設(shè)計(jì)
- QCA加法器及觸發(fā)器的容錯(cuò)設(shè)計(jì).pdf
評(píng)論
0/150
提交評(píng)論