集成電路課程設(shè)計(jì)--基于cmos的二輸入與門(mén)電路

1、<p><b>　　課程設(shè)計(jì)任務(wù)書(shū)</b></p><p>　　題 目: 基于CMOS的二輸入與門(mén)電路</p><p><b>　　初始條件：</b></p><p>　　計(jì)算機(jī)、Cadence軟件、L-Edit軟件 </p><p>　　要求完成的主要任務(wù): （包括課程設(shè)計(jì)工作量及其技

2、術(shù)要求，以及說(shuō)明書(shū)撰寫(xiě)等具體要求）</p><p>　　1、課程設(shè)計(jì)工作量：2周</p><p><b>　　2、技術(shù)要求：</b></p><p>　?。?）學(xué)習(xí)Cadence IC軟件和L-Edit軟件。</p><p>　?。?）設(shè)計(jì)一個(gè)基于CMOS的二輸入的與門(mén)電路。</p><p>　　

3、（3）利用Cadence和L-Edit軟件對(duì)該電路進(jìn)行系統(tǒng)設(shè)計(jì)、電路設(shè)計(jì)和版圖設(shè)計(jì)，并進(jìn)行相應(yīng)的設(shè)計(jì)、模擬和仿真工作。</p><p>　　3、查閱至少5篇參考文獻(xiàn)。按《武漢理工大學(xué)課程設(shè)計(jì)工作規(guī)范》要求撰寫(xiě)設(shè)計(jì)報(bào)告書(shū)。全文用A4紙打印，圖紙應(yīng)符合繪圖規(guī)范。</p><p><b>　　時(shí)間安排：</b></p><p>　　2013.11.2

4、2布置課程設(shè)計(jì)任務(wù)、選題；講解課程設(shè)計(jì)具體實(shí)施計(jì)劃與課程設(shè)計(jì)報(bào)告格式的要求；課程設(shè)計(jì)答疑事項(xiàng)。</p><p>　　2013.11.25-11.27學(xué)習(xí)Cadence IC和L-Edit軟件，查閱相關(guān)資料，復(fù)習(xí)所設(shè)計(jì)內(nèi)容的基本理論知識(shí)。</p><p>　　2013.11.28-12.5對(duì)二輸入與門(mén)電路進(jìn)行設(shè)計(jì)仿真工作，完成課設(shè)報(bào)告的撰寫(xiě)。</p><p>　　20

5、13.12.6 提交課程設(shè)計(jì)報(bào)告，進(jìn)行答辯。</p><p>　　指導(dǎo)教師簽名： 年 月 日</p><p>　　系主任（或責(zé)任教師）簽名： 年 月 日</p><p><b>　　目 錄</b></p><p>　　摘

6、要………………………………………………………………….....2</p><p>　　緒論…....………………………………………….…………………....3</p><p><b>　　一、設(shè)計(jì)要求4</b></p><p><b>　　二、設(shè)計(jì)原理4</b></p><p><b>

7、;　　三、設(shè)計(jì)思路4</b></p><p>　　3.1、非門(mén)電路4</p><p>　　3.2、二輸入與非門(mén)電路6</p><p>　　3.3、二輸入與門(mén)電路8</p><p>　　四、二輸入與門(mén)電路設(shè)計(jì)9</p><p>　　4.1、原理圖設(shè)計(jì)9</p><p>　　

8、4.2、仿真分析10</p><p>　　4.3、生成網(wǎng)絡(luò)表13</p><p>　　五、版圖設(shè)計(jì)………………………20</p><p>　　5.1、PMOS管版圖設(shè)計(jì)…………..……………….……..20</p><p>　　5.2、NMOS管版圖設(shè)計(jì)…….………………………….….22</p><p>　　5

9、.3、與門(mén)版圖設(shè)計(jì)……..………………….…………...…23</p><p>　　5.4、總版圖DRC檢查及SPC文件的生成…………....…25</p><p>　　六、心得體會(huì)………………………………………………..…….......28</p><p>　　七、參考文獻(xiàn)……………………………………………………....…29</p><p&

10、gt;　　八、附錄…………………………………………………..…………...30 摘要</p><p>　　本文從設(shè)計(jì)到仿真以及后面的版圖制作等主要用到了Cadence IC軟件和L-Edit軟件等。設(shè)計(jì)的題目是基于CMOS的二輸入與門(mén)電路，電路設(shè)計(jì)的思路是使用一個(gè)二輸入的與非門(mén)加一個(gè)反相器來(lái)實(shí)現(xiàn)二輸入與門(mén)的功能，其中電路設(shè)計(jì)部分用的是Cadence IC軟件，仿真部

11、分主要做的是時(shí)序仿真，后面的版圖制作用的是L-Edit軟件，由于版圖制作只使用了一個(gè)L-Edit軟件，所以版圖完成之后只做了一個(gè)基本的DRC檢查。</p><p>　　關(guān)鍵詞：CMOS門(mén)電路、與非門(mén)、非門(mén)、與門(mén)</p><p><b>　　Abstract</b></p><p>　　In this paper, from design to

12、production simulation and the back of the map, mainly use the Cadence IC software and L - Edit software, etc. Design the topic is based on CMOS two input and gate, circuit design train of thought is to use a two input na

13、nd gate and an inverter to realize the input and the function of the door, the circuit design part with Cadence IC software, main do is timing simulation, simulation of the back of the map production using L - Edit softw

14、are, due to the map making onl</p><p>　　Keywords: CMOS gate, NAND gate, NOT gate, AND gate</p><p><b>　　緒論</b></p><p>　　隨著微電子技術(shù)的快速發(fā)展，人們生活水平不斷提高，使得科學(xué)技術(shù)已融入到社會(huì)生活中每一個(gè)方面。而對(duì)于現(xiàn)代

15、信息產(chǎn)業(yè)和信息社會(huì)的基礎(chǔ)來(lái)講，集成電路是改造和提升傳統(tǒng)產(chǎn)業(yè)的核心技術(shù)。隨著全球信息化、網(wǎng)絡(luò)化和知識(shí)經(jīng)濟(jì)浪潮的到來(lái)，集成電路產(chǎn)業(yè)的地位越來(lái)越重要，它已成為事關(guān)國(guó)民經(jīng)濟(jì)、國(guó)防建設(shè)、人民生活和信息安全的基礎(chǔ)性、戰(zhàn)略性產(chǎn)業(yè)。 </p><p>　　集成電路有兩種。一種是模擬集成電路。另一種是數(shù)字集成電路。從制造工藝上可以將目前使用的數(shù)字集成電路分為雙極型、單極型和混合型三種。而在數(shù)字集成電路中應(yīng)用最廣泛的就是C

16、MOS集成電路，CMOS集成電路出現(xiàn)于20世紀(jì)60年代后期，隨著其制造工藝的不斷進(jìn)步，CMOS電路逐漸成為當(dāng)前集成電路的主流產(chǎn)品。本課程設(shè)計(jì)講的是數(shù)字集成電路版圖設(shè)計(jì)的基本知識(shí)。然而在數(shù)字集成電路中CMOS門(mén)電路的制作是非常重要的。本文便是討論的CMOS與門(mén)電路的設(shè)計(jì)仿真及版圖等的設(shè)計(jì)。</p><p>　　版圖(Layout)是集成電路設(shè)計(jì)者將設(shè)計(jì)并模擬優(yōu)化后的電路轉(zhuǎn)化成的一系列幾何圖形，包含了集成電路尺寸大小

17、、各層拓?fù)涠x等有關(guān)器件的所有物理信息。集成電路制造廠家根據(jù) 版圖 來(lái)制造掩膜。版圖的設(shè)計(jì)有特定的規(guī)則，這些規(guī)則是集成電路制造廠家根據(jù)自己的工藝特點(diǎn)而制定的。不同的工藝，有不同的設(shè)計(jì)規(guī)則。設(shè)計(jì)者只有得到了廠家提供的規(guī)則以后，才能開(kāi)始設(shè)計(jì)。版圖在設(shè)計(jì)的過(guò)程中要進(jìn)行定期的檢查，避免錯(cuò)誤的積累而導(dǎo)致難以修改。很多集成電路的設(shè)計(jì)軟件都有設(shè)計(jì)版圖的功能，L-Edit軟件的的版圖設(shè)計(jì)軟件幫助設(shè)計(jì)者在圖形方式下繪制版圖。 </p>&l

18、t;p>　　對(duì)于復(fù)雜的版圖設(shè)計(jì)，一般把版圖設(shè)計(jì)分成若干個(gè)子步驟進(jìn)行：</p><p>　?。?）劃分 為了將處理問(wèn)題的規(guī)?？s小，通常把整個(gè)電路劃分成若干個(gè)模塊。</p><p>　　（2）版圖 規(guī)劃和布局是為了每個(gè)模塊和整個(gè)芯片選擇一個(gè)好的布圖方案。</p><p>　?。?）布線 完成模塊間的互連，并進(jìn)一步優(yōu)化布線結(jié)果。</p><p&g

19、t;　?。?）壓縮 是布線完成后的優(yōu)化處理過(guò)程，他試圖進(jìn)一步減小芯片的面積。</p><p><b>　　一、設(shè)計(jì)要求</b></p><p>　　1、要求：用MOS器件來(lái)設(shè)計(jì)二輸入與門(mén)電路。</p><p>　　2、內(nèi)容：用Cadence軟件進(jìn)行電路原理圖的繪制，生成網(wǎng)絡(luò)表并進(jìn)行交直流分析及瞬態(tài)分析。</p><p>

20、　　3、用L-Edit軟件進(jìn)行電路版圖的制作及DRC的檢查。</p><p><b>　　二、設(shè)計(jì)原理</b></p><p>　　二輸入與門(mén)有兩個(gè)輸入端A和B以及一個(gè)輸出端Q，只有當(dāng)A端和B端同時(shí)為高電平時(shí)輸出才為高電平，否則輸出都為低電平，即Q=AB。與門(mén)的電路符號(hào)和真值表如圖1所示：</p><p>　　圖1 與門(mén)邏輯符號(hào)和真值表<

21、/p><p>　　由于此次是用CMOS管構(gòu)建的二輸入與門(mén)，而CMOS管的基本門(mén)電路有非門(mén)、與非門(mén)、或非門(mén)等，所以要想實(shí)現(xiàn)用CMOS管搭建出二輸入與門(mén)電路，由關(guān)系式Q==AB可知可以用一個(gè)二輸入與非門(mén)和一個(gè)非門(mén)連接，這樣就可以實(shí)現(xiàn)一個(gè)二輸入與門(mén)的電路。本次設(shè)計(jì)就是用一個(gè)二輸入與非門(mén)加一個(gè)非門(mén)從而實(shí)現(xiàn)了二輸入與門(mén)的功能。</p><p><b>　　三、設(shè)計(jì)思路</b><

22、;/p><p><b>　　3.1非門(mén)電路</b></p><p>　　CMOS非門(mén)即反相器是由一個(gè)N管和一個(gè)P管組成的，P管源極接Vdd，N管源極接GND，若輸入IN為低電平，則P管導(dǎo)通，N管截止，輸出OUT為高電平。若輸入IN為高電平，則N管導(dǎo)通，P管截止，輸出OUT為低電平。從而該電路實(shí)現(xiàn)了非的邏輯運(yùn)算，構(gòu)成了CMOS反相器。CMOS反相器的電路圖如下圖2所示.&l

23、t;/p><p>　　圖2 CMOS反相器電路圖</p><p>　　當(dāng)Ui=UIH = VDD,VTN導(dǎo)通,VTP截止,Uo =Uol≈0V </p><p>　　當(dāng)Ui= UIL=0V時(shí),VTN截止,VTP導(dǎo)通,UO = UOH≈VDD </p><p><

24、b>　　低電平輸出特性</b></p><p>　　當(dāng)輸出為低電平時(shí)，即v0=VOL時(shí)，反相器的P溝道管截止、N溝道管導(dǎo)通，工作狀態(tài)如圖3所示，低電平輸入特性如圖4所示。</p><p>　　圖3 CMOS反相器的低電平輸出狀態(tài)</p><p>　　圖4 CMOS反相器的低電平輸出特性</p><p>　　(2)高電平輸出特

25、性</p><p>　　當(dāng)輸出為高電平時(shí)，即v0=VOH時(shí)，反相器的N溝道管截止、P溝道管導(dǎo)通，工作狀態(tài)如圖5所示，低電平輸入特性如圖6所示。</p><p>　　圖5 CMOS反相器的高電平輸出狀態(tài)</p><p>　　圖6 低電平輸入特性</p><p>　　還有就是CMOS電路的優(yōu)點(diǎn):    &#

26、160;  </p><p>　　（1）微功耗。CMOS電路靜態(tài)電流很小，約為納安數(shù)量級(jí)。 </p><p>　　（2）抗干擾能力很強(qiáng)。輸入噪聲容限可達(dá)到VDD/2。 </p><p>　?。?）電源電壓范圍寬。多數(shù)CMOS電路可在3～18V的電源電壓范圍內(nèi)正常工作。</p><p>　　（4）輸入阻抗

27、高。 </p><p>　　（5）負(fù)載能力強(qiáng)。CMOS電路可以帶50個(gè)同類(lèi)門(mén)以上。 </p><p>　?。?）邏輯擺幅大（低電平0V，高電平VDD ）</p><p>　　3.2二輸入與非門(mén)電路</p><p>　　二輸入CMOS與非門(mén)電路，其中包括兩個(gè)個(gè)串聯(lián)的N溝道增強(qiáng)型MOS管和兩個(gè)個(gè)并聯(lián)的P溝道增強(qiáng)型MO

28、S管。每個(gè)輸入端連到一個(gè)N溝道和一個(gè)P溝道MOS管的柵極。當(dāng)輸入端A、B中只要有一個(gè)為低電平時(shí)，就會(huì)使與它相連的NMOS管截止，與它相連的PMOS管導(dǎo)通，輸出為高電平；僅當(dāng)A、B全為高電平時(shí)，才會(huì)使兩個(gè)個(gè)串聯(lián)的NMOS管都導(dǎo)通，使兩個(gè)個(gè)并聯(lián)的PMOS管都截止，輸出為低電平。設(shè)計(jì)電路圖如下圖7所示：</p><p>　　圖7 CMOS與非門(mén)電路</p><p>　　二輸入與非門(mén)電路的邏輯符號(hào)

29、和真值表如下圖8所示：</p><p>　　如上圖7中所示，設(shè)CMOS管的輸出高電平為“1”，低電平為“0”，圖中T2、T4為兩個(gè)串聯(lián)的NMOS管，T1、T3為兩個(gè)并聯(lián)的PMOS管，每個(gè)輸入端（A或B）都直接連到配對(duì)的NMOS管（驅(qū)動(dòng)管）和PMOS（負(fù)載管）的柵極。當(dāng)兩個(gè)輸入中有一個(gè)或一個(gè)以上為低電平“0”時(shí)，與低電平相連接的NMOS管仍截止，而PMOS管導(dǎo)通，使輸出Y為高電平，只有當(dāng)兩個(gè)輸入端同時(shí)為高電平“1”

30、時(shí)，T2、T4管均導(dǎo)通，T1、T3管都截止，輸出Y為低電平。 </p><p>　　由以上分析可知，該電路實(shí)現(xiàn)了邏輯與非功能，即Y=。</p><p>　　3.3二輸入與門(mén)電路</p><p>　　在本次設(shè)計(jì)中，二輸入CMOS與門(mén)電路是由一個(gè)二輸入CMOS與非門(mén)電路和一個(gè)非門(mén)（反相器）組成，其中二輸入與非門(mén)包括兩個(gè)個(gè)串聯(lián)的N溝道增強(qiáng)型MOS管和兩個(gè)個(gè)并聯(lián)的

31、P溝道增強(qiáng)型MOS管，而反相器是由一個(gè)N管和一個(gè)P管組成的。二輸入與非門(mén)的輸出即為反相器的輸入，A、B輸入端連到一個(gè)N溝道和一個(gè)P溝道MOS管的柵極，輸出極Q為反相器的輸出端。當(dāng)輸入端A、B中只要有一個(gè)為低電平時(shí)，與非門(mén)部分就會(huì)使與它相連的NMOS管截止，與它相連的PMOS管導(dǎo)通，輸出為高電平，從而使反相器的輸入為高電平，使反相器的NMOS管導(dǎo)通PMOS管截止，使反相器輸出即Q端輸出低電平；僅當(dāng)A、B全為高電平時(shí)，才會(huì)使與非門(mén)部分的兩個(gè)

32、串聯(lián)的NMOS管都導(dǎo)通，使兩個(gè)個(gè)并聯(lián)的PMOS管都截止，輸出為低電平進(jìn)而使反相器部分的PMOS管導(dǎo)通NMOS管截止，使輸出端Q輸出高電平，這樣也就實(shí)現(xiàn)了二輸入與門(mén)的功能。設(shè)計(jì)電路圖如下圖8所示：</p><p><b>　　圖8</b></p><p>　　與門(mén)電路的邏輯符號(hào)和真值表如上文的圖1中所示。</p><p>　　四、二輸入與門(mén)電路設(shè)

33、計(jì)</p><p><b>　　4.1原理圖設(shè)計(jì)</b></p><p>　　首先打開(kāi)Cadence16.5選擇其中的Design Entry CIS子軟件，在彈出的窗口中選擇orCAD Capture CIS，如下圖9所示：</p><p><b>　　圖9 軟件選擇</b></p><p>　　

34、進(jìn)入工作界面之后在菜單欄中選擇File按鈕然后選擇New選項(xiàng)下面的子選項(xiàng)Project來(lái)建立新的工程，如下圖10所示：</p><p>　　圖10 新建工程文件</p><p>　　點(diǎn)擊OK之后就能進(jìn)入工作界面，如下圖11所示：</p><p>　　圖11 Cadence工作界面</p><p>　　點(diǎn)擊菜單欄中的Place按鈕選擇Part選

35、項(xiàng)調(diào)出元件庫(kù)，然后點(diǎn)擊右邊中的處加載需要用到的一些元件庫(kù)。</p><p>　　從組件庫(kù)引用模塊:編輯反相器電路會(huì)利用到NMOS, PMOS, Vdd 與Gnd 這4 個(gè)模塊，所以要從組件庫(kù)中復(fù)制NMOS, PMOS, Vdd 與Gnd 這4 個(gè)模塊到文件，并在PAGE1編輯畫(huà)面中引用。最后畫(huà)好的電路原理圖如下圖12中所示：</p><p>　　圖12 二輸入與門(mén)電路原理圖</p&g

36、t;<p><b>　　4.2仿真分析</b></p><p>　　電路原理圖畫(huà)好之后接下來(lái)便是仿真分析了，Cadence軟件提供了直流分析、交流分析、瞬態(tài)分析和靜態(tài)工作點(diǎn)分析等四種分析模式。然而本次我們做的是門(mén)電路，輸入輸出信號(hào)都是電平信號(hào)，研究的是輸入輸出信號(hào)隨時(shí)間的變化關(guān)系，所以只需要做瞬態(tài)分析就行了。</p><p>　　首先點(diǎn)擊菜單欄中的Psp

37、ice按鈕選擇New Simulation命令來(lái)新建一個(gè)仿真文件，在Name中輸入仿真文件名，點(diǎn)擊Creat后，在原來(lái)的工程文件夾中就會(huì)自動(dòng)生成一個(gè)相應(yīng)名字的文件夾，后面所做的仿真結(jié)果和工程均保存在該文件夾下，如下圖13中所示</p><p>　　圖13 仿真文件建立</p><p>　　完成上面的操作之后，會(huì)彈出如下圖14中所示的仿真參數(shù)設(shè)置窗口</p><p>

38、　　圖14 仿真參數(shù)設(shè)置窗口</p><p>　　在Analysis type（分析類(lèi)型）中我們選取Time Domain（Transient）（瞬態(tài)分析），然后在后邊的起始時(shí)間和終止時(shí)間分別設(shè)置0和300ms，分析時(shí)間步長(zhǎng)設(shè)置為0.1ms。完成之后點(diǎn)確定。再在仿真工具欄中點(diǎn)擊圖標(biāo)來(lái)進(jìn)行仿真。這樣又調(diào)出了Pspice的界面，再點(diǎn)擊來(lái)加入觀測(cè)波形，如下圖15中所示：</p><p>　　圖1

39、3 仿真端口選擇界面</p><p>　　最后出現(xiàn)的A輸入端的波形如下圖14中所示：</p><p>　　圖14 A輸入端波形</p><p>　　最后為了同時(shí)觀測(cè)到A、B輸入端和輸出端Q的波形，還能點(diǎn)擊Plot菜單下的Add Plot to Window命令來(lái)增加窗口顯示的波形，最后加入B輸入口和Q輸出口后的波形如下圖15中所示：</p><p

40、>　　圖15 輸入輸出端波形顯示</p><p>　　從圖中可以看到只有當(dāng)A端口和B端口同時(shí)為高電平時(shí)輸出口Q才為高電平，否則輸出口Q一直為低電平，波形顯示出電路符合與門(mén)電路的功能，即Q=AB。而且從圖中還能看到輸出口Q的波形中有一些分立線狀波形，這些是由于A輸入端和B輸入端處在上升或者下降沿的時(shí)候雖然電平并不是標(biāo)準(zhǔn)的高電平，但電壓并不為0，在仿真的時(shí)候軟件將這些電平統(tǒng)一作高電平處理，所以才會(huì)出現(xiàn)一些分立的

41、線狀波形存在。</p><p><b>　　4.3生成網(wǎng)絡(luò)表</b></p><p>　　電路仿真成功之后接下來(lái)就能生成網(wǎng)絡(luò)表了，點(diǎn)擊仿真界面左側(cè)的圖標(biāo)（View Simulation Output File）就能看到生成的網(wǎng)絡(luò)表，該電路的網(wǎng)絡(luò)表如下：</p><p>　　**** 12/21/13 23:02:10 ****** PSpice

42、 16.5.0 (April 2011) ****** ID# 0 ********</p><p>　　** Profile: "SCHEMATIC1-yumen" [ D:\cadence project\yumendianlu-pspicefiles\schematic1\yumen.sim ] </p><p>　　**** CIRCUIT DESCR

43、IPTION</p><p>　　******************************************************************************</p><p>　　** Creating circuit file "yumen.cir" </p><p>　　** WARNING: THIS AUT

44、OMATICALLY GENERATED FILE MAY BE OVERWRITTEN BY SUBSEQUENT SIMULATIONS</p><p>　　*Libraries: </p><p>　　* Profile Libraries :</p><p>　　* Local Libraries :</p><p>　　* From

45、 [PSPICE NETLIST] section of E:\Cadence\SPB_16.5\tools\PSpice\PSpice.ini file:</p><p>　　.lib "nom.lib" </p><p>　　*Analysis directives: </p><p>　　.TRAN 0 300ms 0 0.1m <

46、/p><p>　　.PROBE V(alias(*)) I(alias(*)) W(alias(*)) D(alias(*)) NOISE(alias(*)) </p><p>　　.INC "..\SCHEMATIC1.net" </p><p>　　**** INCLUDING SCHEMATIC1.net ****</p><

47、;p>　　* source YUMENDIANLU</p><p>　　.EXTERNAL OUTPUT Q</p><p>　　M_M1 N00323 N00394 N00265 N00265 MbreakP </p><p>　　M_M2 N00323 N00285 N00265 N00265 Mbrea

48、kP </p><p>　　M_M3 N00323 N00285 N00351 0 MbreakN </p><p>　　M_M4 N00351 N00394 0 0 MbreakN </p><p>　　M_M6 Q N00323 0 0 MbreakN

49、 </p><p>　　M_M5 Q N00323 N00265 N00265 MbreakP </p><p>　　V_V1 N00265 0 5Vdc</p><p>　　V_A N00285 0 </p><p>　　+PULSE 0 5 0 0.4u

50、s 0.5us 10ms 20ms</p><p>　　V_B N00394 0 </p><p>　　+PULSE 0 5 0 0.4us 0.5us 20ms 40ms</p><p>　　**** RESUMING yumen.cir ****</p><p><b>　　.END</b><

51、/p><p>　　**** 12/21/13 23:02:10 ****** PSpice 16.5.0 (April 2011) ****** ID# 0 ********</p><p>　　** Profile: "SCHEMATIC1-yumen" [ D:\cadence project\yumendianlu-pspicefiles\schematic1\yu

52、men.sim ] </p><p>　　**** MOSFET MODEL PARAMETERS</p><p>　　******************************************************************************</p><p>　　MbreakP MbreakN

53、 </p><p>　　PMOS NMOS </p><p>　　LEVEL 1 1 </p><p>　　L 100.000000E-06 100.000000E-06 </p><p>　　W 100.000000E-06 100.

54、000000E-06 </p><p>　　VTO 0 0 </p><p>　　KP 20.000000E-06 20.000000E-06 </p><p>　　GAMMA 0 0 </p><p>　　PHI

55、.6 .6 </p><p>　　LAMBDA 0 0 </p><p>　　IS 10.000000E-15 10.000000E-15 </p><p>　　JS 0 0 </p>&l

56、t;p>　　PB .8 .8 </p><p>　　PBSW .8 .8 </p><p>　　CJ 0 0 </p><p>　　CJSW 0 0

57、 </p><p>　　CGSO 0 0 </p><p>　　CGDO 0 0 </p><p>　　CGBO 0 0 </p><p>　　TOX 0

58、 0 </p><p>　　XJ 0 0 </p><p>　　UCRIT 10.000000E+03 10.000000E+03 </p><p>　　DIOMOD 1 1 </p><p&

59、gt;　　VFB 0 0 </p><p>　　LETA 0 0 </p><p>　　WETA 0 0 </p><p>　　U0 0 0 &

60、lt;/p><p>　　TEMP 0 0 </p><p>　　VDD 5 5 </p><p>　　XPART 0 0 </p><p>　　**** 12/21/13 23:0

61、2:10 ****** PSpice 16.5.0 (April 2011) ****** ID# 0 ********</p><p>　　** Profile: "SCHEMATIC1-yumen" [ D:\cadence project\yumendianlu-pspicefiles\schematic1\yumen.sim ] </p><p>　　****

62、 INITIAL TRANSIENT SOLUTION TEMPERATURE = 27.000 DEG C</p><p>　　******************************************************************************</p><p>　　NODE VOLTAGE NODE VOLT

63、AGE NODE VOLTAGE NODE VOLTAGE</p><p>　　( Q) 50.10E-09 (N00265) 5.0000 (N00285) 0.0000 (N00323) 5.0000 </p><p>　　(N00351)-543.6E-09 (N00394) 0.0000 </p><

64、;p>　　VOLTAGE SOURCE CURRENTS</p><p>　　NAME CURRENT</p><p>　　V_V1 -1.002E-11</p><p>　　V_A 0.000E+00</p><p>　　V_B 0.000E+00</p>

65、<p>　　TOTAL POWER DISSIPATION 5.01E-11 WATTS</p><p>　　JOB CONCLUDED</p><p>　　**** 12/21/13 23:02:10 ****** PSpice 16.5.0 (April 2011) ****** ID# 0 ********</p><p>　　** Prof

66、ile: "SCHEMATIC1-yumen" [ D:\cadence project\yumendianlu-pspicefiles\schematic1\yumen.sim ] </p><p>　　**** JOB STATISTICS SUMMARY</p><p>　　****************************************

67、**************************************</p><p>　　Total job time (using Solver 1) = .28</p><p><b>　　五、版圖設(shè)計(jì)</b></p><p>　　5.1PMOS管版圖設(shè)計(jì)</p><p>　　由于L-Ed

68、it軟件在進(jìn)行電路版圖設(shè)計(jì)之前首先得進(jìn)行元器件版圖的設(shè)計(jì)，而在本次電路中用到的元器件有PMOS管和NMOS管，所以在畫(huà)與門(mén)版圖之前首先要先繪制好PMOS管和NMOS管的版圖。</p><p>　　（1）打開(kāi)L-Edit程序：L-Edit會(huì)自動(dòng)將工作文件命名為L(zhǎng)ayout1.tdb并顯示在窗口的標(biāo)題欄上，如下圖16中所示。</p><p>　?。?）另存為新文件：選擇執(zhí)行File/Save

69、As子命令，打開(kāi)“另存為”對(duì)話框，在“保存在”下拉列表框中選擇存貯目錄，在“文件名”文本框中輸入新文件名稱(chēng)，如Ex1。</p><p>　　圖16 L-Edit菜單欄</p><p>　　（3）替換設(shè)置信息：用于將已有的設(shè)計(jì)文件的設(shè)定（如格點(diǎn)、圖層等） 應(yīng)用于當(dāng)前的文件中。選擇執(zhí)行File/Replace Setup子命令打開(kāi)對(duì)話框，單擊“From File”欄填充框的右側(cè)的Browser

70、按鈕，選擇X: \ Ledit1.1\Samples\SPR\example1\lights.tdb文件，如下圖17所示，單擊OK就將lights.tdb文件中的格點(diǎn)、圖層等設(shè)定應(yīng)用在當(dāng)前文件中。</p><p>　　設(shè)置好這些之后其它的都選擇系統(tǒng)默認(rèn)的值就行，然后就可以開(kāi)始元件版圖的繪制了。首先繪制PMOS管的N Well層，在Layers面板的下拉列表中選取N Well選項(xiàng)，再?gòu)腄rawing工具欄中選擇按鈕

71、，在Cell0編輯窗口畫(huà)出橫向24格縱向15格的方形即為N Well，如圖18中所示。</p><p>　　畫(huà)好N Well層之后然后再繼續(xù)按照規(guī)則一步步繪制好Active層、P Select層、Ploy層、Active Contact層、Metal1層等，每設(shè)計(jì)好一層并將其擺放到規(guī)定的位置，然后進(jìn)行一次DRC檢查，確認(rèn)是否有錯(cuò)誤，一切都無(wú)誤之后就能保存了，制作好的PMOS版圖如圖19中所示。</p>

72、<p>　　圖19 PMOS管版圖</p><p>　　5.2NMOS管版圖設(shè)計(jì)</p><p>　　在PMOS管設(shè)計(jì)好并保存之后就能開(kāi)始繪制NMOS管的版圖了，新建NMOS單元：選擇Cell/New命令，打開(kāi)Create New Cell對(duì)話框，在其中的New cell name欄中輸入nmos，單擊OK按鈕。</p><p>　　繪制NMOS單元：

73、根據(jù)繪制PMOS單元的過(guò)程，依次繪制Active圖層、N Select圖層、Ploy圖層、Active Contact圖層與Metal1圖層，完成后的NMOS單元如圖20中所示。其中，Active寬度為14個(gè)柵格，高為5個(gè)柵格；Ploy寬為2個(gè)柵格，高為9個(gè)柵格；N Select寬為18個(gè)柵格，高為9個(gè)柵格；兩個(gè)Active Contact的寬和高皆為2個(gè)柵格；兩個(gè)Metal1的寬和高皆為4個(gè)柵格。</p><p&g

74、t;　　圖20 NMOS管版圖</p><p><b>　　5.3與門(mén)版圖設(shè)計(jì)</b></p><p>　　在前兩步中分別已經(jīng)做好了PMOS管和NMOS管的版圖設(shè)計(jì)，接下來(lái)就能開(kāi)始進(jìn)行與門(mén)版圖的搭建和連線了。</p><p>　　啟動(dòng)L-Edit程序，將文件另存為EX2，將文件lights.tdb應(yīng)用在當(dāng)前的文件中，設(shè)定坐標(biāo)和柵格。</p

75、><p>　　復(fù)制單元：執(zhí)行Cell/Copy命令，打開(kāi)Select Cell to Copy對(duì)話框，將Ex1.tdb中的nmos單元和pmos單元復(fù)制到Ex2.tdb文件中。</p><p>　　引用nmos和pmos單元：執(zhí)行Cell/Instance命令，打開(kāi)Select Cell to</p><p>　　Instance對(duì)話框，選擇nmos單元單擊OK按鈕，可

76、以在編輯畫(huà)面出現(xiàn)一個(gè)nmos單元；再選擇pmos單元單擊OK，在編輯畫(huà)面多出一個(gè)與nmos重疊的pmos單元，可以用Alt鍵加鼠標(biāo)拖曳的方法分開(kāi)pmos和nmos，如圖21中所示。</p><p><b>　　圖21 元件引用</b></p><p>　　由于本次繪制與門(mén)電路需要用到3個(gè)PMOS管和3個(gè)NMOS管，所以上步中的引用pmos和nmos單元分別需要進(jìn)行三次

77、，然后再進(jìn)行元器件之間的電路連接。</p><p>　　連接pmos和nmos的漏極：由于反相器pmos和nmos的漏極是相連的，可利用Metal1將nmos與pmos的右邊擴(kuò)散區(qū)有接觸點(diǎn)處相連接，繪制出Metal1寬為4個(gè)柵格、高為11個(gè)柵格，進(jìn)行電氣檢查，沒(méi)有錯(cuò)誤，如圖22中所示。</p><p>　　按照電路原理圖一步一步將所有的線路都連接好，然后再標(biāo)出Vdd、GND節(jié)點(diǎn)以及輸入輸出

78、端口A、B、Q等節(jié)點(diǎn)。例如標(biāo)注Vdd和GND節(jié)點(diǎn)的方法是單擊插入節(jié)點(diǎn)圖標(biāo)，再到繪圖窗口中用鼠標(biāo)左鍵拖曳出一個(gè)與上方電源線重疊的寬為39柵格、高為5個(gè)柵格的方格后，將自動(dòng)出現(xiàn)Edit Object(s)對(duì)話框，在“On”框的下拉列表中選擇Metal1，如圖22中所示。在Port name欄內(nèi)鍵入Vdd，在Text Alignment選項(xiàng)中選擇文字相對(duì)于框的位置的右邊。然后單擊“確定”按鈕。用同樣的方式標(biāo)出GND、A、B以及Q。</p

79、><p>　　放好上面的所有節(jié)點(diǎn)標(biāo)號(hào)之后最整個(gè)二輸入與門(mén)電路的版圖就算做好了，接下來(lái)再進(jìn)行單元名稱(chēng)的修改。執(zhí)行Cell/Rename Cell命令，打開(kāi)Rename Cell Cell0對(duì)話窗口，將cell名修改為yumen。最后畫(huà)好的完整版圖如下圖23中所示。</p><p>　　圖23 二輸入與門(mén)電路版圖</p><p>　　5.4總版圖DRC檢查及SPC文件的生成

80、</p><p>　　版圖畫(huà)好之后接下來(lái)就是做總版圖DRC、ERC、LVS檢查以及SPC文件的生成，由于本次設(shè)計(jì)是用的Cadence軟件做的電路原理圖設(shè)計(jì)，而版圖設(shè)計(jì)是用的L-Edit軟件，所以無(wú)法做LVS檢查，同時(shí)由于L-Edit軟件只提供了DRC檢查，所以本次設(shè)計(jì)只做DRC檢查。</p><p>　　選擇Tools/DRC命令，打開(kāi)Design Rule Check對(duì)話框，選中Writ

81、e errors to files復(fù)選框?qū)㈠e(cuò)誤項(xiàng)目記錄到y(tǒng)umen.drc文件或自行取文件名，單擊“確定”按鈕，進(jìn)行設(shè)計(jì)規(guī)則檢查，結(jié)果如圖24中所示</p><p>　　圖24 二輸入與門(mén)版圖DRC檢查</p><p>　　從圖28中可以看到，整個(gè)與門(mén)電路的版圖DRC沒(méi)有錯(cuò)誤，然后接下來(lái)就能生成SPC文件了。</p><p>　　執(zhí)行Tools/Extract命令或

82、單擊圖標(biāo)，打開(kāi)Extract對(duì)話框，在Extract definition file欄內(nèi)選擇X: \Ledit11.1\Samples\ SPR\example1\lights.ext文件，如圖25所示。</p><p>　　圖25 SPC文件設(shè)置界面</p><p>　　選擇Output標(biāo)簽頁(yè)，在“Comments”欄中，選擇Write nodes name選項(xiàng)，在“Write node

83、s and devices as”欄內(nèi)選中Names項(xiàng)，即設(shè)定輸出節(jié)點(diǎn)以名字出現(xiàn)，并在SPICE include statement欄內(nèi)輸入“.include X: \Tspice81\models\m12_125.md”，然后單擊Run按鈕，即可提取yumen.spc文件，執(zhí)行File/Open命令，打開(kāi)yumen.spc文件。最后與門(mén)電路的SPC文件如下：</p><p>　　* Circuit Extrac

84、ted by Tanner Research's L-Edit Version 11.10 / Extract Version 11.10 ;</p><p>　　* TDB File: D:\課件\L-Edit 11.1\L-Edit 11.1\L-Edit 11.1\workdesk\Ex2.tdb</p><p>　　* Cell: yumenVersion 1.04&

85、lt;/p><p>　　* Extract Definition File: ..\samples\spr\example1\lights.ext</p><p>　　* Extract Date and Time: 12/20/2013 - 20:17</p><p>　　.include D:\課件\L-Edit 11.1\L-Edit 11.1\L-Edit

86、11.1\workdesk\ext_devc.md</p><p>　　* Warning: Layers with Unassigned FRINGE Capacitance.</p><p>　　* <Poly1-Poly2 Capacitor ID></p><p>　　* <Pad Comment></p>&

87、lt;p>　　* NODE NAME ALIASES</p><p>　　* 1 = OUT (34,291)</p><p>　　* 2 = Vdd (-111,309)</p><p>　　* 3 = GND (-111,270)</p><p>　　* 5 = B (-35.5,28

88、5)</p><p>　　* 6 = A (-95,286)</p><p>　　M1 OUT 4 Vdd Vdd PMOS L=2u W=5u $ (31 301.5 33 306.5)</p><p>　　M2 OUT 4 GND GND NMOS L=2u W=5u $ (31 277.5 33 282.5)</p>&l

89、t;p>　　M3 4 B Vdd Vdd PMOS L=2u W=5u $ (-25.5 301 -23.5 306)</p><p>　　M4 4 A Vdd Vdd PMOS L=2u W=5u $ (-85 301 -83 306)</p><p>　　M5 4 B GND GND NMOS L=2u W=5u $ (-25.5 277.5 -23.5 282

90、.5)</p><p>　　M6 4 A GND GND NMOS L=2u W=5u $ (-85 277.5 -83 282.5)</p><p>　　* Total Nodes: 6</p><p>　　* Total Elements: 6</p><p>　　* Total Number of Shorted Elements

91、 not written to the SPICE file: 0</p><p>　　* Output Generation Elapsed Time: 0.015 sec</p><p>　　* Total Extract Elapsed Time: 2.296 sec</p><p><b>　　.END</b></p>&

92、lt;p><b>　　六、心得體會(huì)</b></p><p>　　此次課程設(shè)計(jì)在老師的悉心指導(dǎo)，同學(xué)們的熱情幫助下，我已圓滿完成了本次課程設(shè)計(jì)的要求。從課題選擇到具體構(gòu)思和內(nèi)容以及數(shù)據(jù)的測(cè)試，我深刻體會(huì)到做事情不能急躁，從電路原理圖的繪制到仿真，再到版圖的制作，每一步都要要細(xì)心仔細(xì)的去完成。在這周時(shí)間所經(jīng)歷的學(xué)習(xí)和生活，我深刻感受到老師的精心指導(dǎo)和無(wú)私的關(guān)懷，讓我受益匪淺。本次課程設(shè)計(jì)的

93、名稱(chēng)為“二輸入與門(mén)電路設(shè)計(jì)”，經(jīng)過(guò)此次課設(shè)使我對(duì)Cadence軟件和L-Edit軟件的使用都有了更深刻的了解，這將對(duì)我以后的學(xué)習(xí)和工作帶來(lái)莫大的幫助。</p><p><b>　　八、參考文獻(xiàn)</b></p><p>　　權(quán)海洋主編?！冻笠?guī)模集成電路設(shè)計(jì)與實(shí)踐》，西安電子科技大學(xué)出版社，2003年出版。 </p><p>　　高德遠(yuǎn)主編。《超

94、大規(guī)模集成電路－系統(tǒng)和電路的設(shè)計(jì)原理》，高等教育出版社，2003年出版。 </p><p>　　賈新章等. OrCAD/Capture CIS 9實(shí)用教程。 西安電子科技大學(xué)出版社，2000年出版。</p><p>　　賈新章等. OrCAD/Capture 9實(shí)用教程。 西安電子科技大學(xué)出版社，1999年出版。</p><p>　　鄧紅輝等譯?！禖MOS集成電路版

95、圖---概念、方法與工具》，電子工業(yè)出版社，2006年3月出版。</p><p>　　孫潤(rùn)等編著?！禩ANNER集成電路設(shè)計(jì)教程》（第一、二冊(cè)），北京希望電子出版</p><p><b>　　九、附錄</b></p><p>　　7.1二輸入與門(mén)電路原理圖</p><p>　　7.2二輸入與門(mén)電路版圖</p>