集成電路課程設(shè)計報告

1、<p><b>　　課 程 設(shè) 計</b></p><p>　　課程名稱 集成電路分析與設(shè)計基礎(chǔ) </p><p>　　題目名稱 集成電路課程設(shè)計 </p><p>　　學(xué)生學(xué)院 材料與能源學(xué)院 </p><p>　　專業(yè)班級

2、 </p><p>　　學(xué) 號 </p><p>　　學(xué)生姓名 </p><p>　　指導(dǎo)教師 </p><p>　　2012年 6月28日</p><p><b>

3、;　　目 錄</b></p><p>　　1．目的與任務(wù)……………………………………………………………………2</p><p>　　2.教學(xué)內(nèi)容基要求………………………………………………………………2</p><p>　　3.設(shè)計的方法與計算分析………………………………………………………2</p><p>　　3.1 74HC1

4、39芯片簡介……………………………………………………………3</p><p>　　3.2電路設(shè)計……………………………………………………………4</p><p>　　3.3功耗與延遲估算……………………………………………………………13</p><p>　　4. 電路模擬……………………………………………………………………… 15</p><p&

5、gt;　　4.1直流分析………………………………………………………………16</p><p>　　4.2 瞬態(tài)分析……………………………………………………………17</p><p>　　4.3 功耗分析……………………………………………………………………19</p><p>　　5.版圖設(shè)計………………………………………………………………………… 22</p&

6、gt;<p>　　5.1 輸入級的設(shè)計………………………………………………………………22</p><p>　　5.2 內(nèi)部反相器的設(shè)計…………………………………………………………22</p><p>　　5.3輸入和輸出緩沖門的設(shè)計……………………………………………………22</p><p>　　5.4內(nèi)部邏輯門的設(shè)計…………………………………………

7、………………23</p><p>　　5.5輸出級的設(shè)計……………………………………………………………23</p><p>　　5.6連接成總電路圖……………………………………………………………24</p><p>　　5.3版圖檢查……………………………………………………………24</p><p>　　6.版圖整理…………………………………

8、……………………………………26</p><p>　　7.心得體會…………………………………………………………………27</p><p>　　8.參考文獻………………………………………………………………………… 28</p><p><b>　　集成電路課程設(shè)計</b></p><p><b>　　目的與任務(wù)&

9、lt;/b></p><p>　　本課程設(shè)計是《集成電路分析與設(shè)計基礎(chǔ)》的實踐課程，其主要目的是使學(xué)生在熟悉集成電路制造技術(shù)、半導(dǎo)體器件原理和集成電路分析與設(shè)計基礎(chǔ)上，訓(xùn)練綜合運用已掌握的知識，利用相關(guān)軟件，初步熟悉和掌握集成電路芯片系統(tǒng)設(shè)計→電路設(shè)計及模擬→版圖設(shè)計→版圖驗證等正向設(shè)計方法。</p><p><b>　　教學(xué)內(nèi)容基本要求</b></p&g

10、t;<p>　　2.1課程設(shè)計題目及要求</p><p>　　器件名稱：含兩個2-4譯碼器的74HC139芯片</p><p><b>　　要求電路性能指標：</b></p><p>　?、趴沈?qū)動10個LSTTL電路（相當于15pF電容負載）；</p><p>　　⑵輸出高電平時，≤20uA, =4.4V;

11、</p><p>　?、禽敵龅碗娖綍r，≤4mA， =0.4V</p><p>　　⑷輸出級充放電時間=，＜25ns；</p><p>　?、晒ぷ麟娫?V，常溫工作，工作頻率=30MHZ，總功耗=15mW。</p><p>　　2.2課程設(shè)計的內(nèi)容</p><p>　　功能分析及邏輯設(shè)計；</p><

12、p>　　電路設(shè)計及器件參數(shù)計算；</p><p><b>　　估算功耗與延時；</b></p><p><b>　　電路模擬與仿真；</b></p><p><b>　　版圖設(shè)計；</b></p><p>　　版圖檢查：DRC與LVS；</p><p&

13、gt;<b>　　后仿真(選做)；</b></p><p><b>　　版圖數(shù)據(jù)提交。</b></p><p>　　2.3課程設(shè)計的要求與數(shù)據(jù)</p><p>　　獨立完成設(shè)計74HC139芯片的全過程；</p><p>　　設(shè)計時使用的工藝及設(shè)計規(guī)則： MOSIS:mhp_ns8；</p&g

14、t;<p>　　根據(jù)所用的工藝，選取合理的模型庫；</p><p>　　選用以lambda(λ)為單位的設(shè)計規(guī)則；</p><p>　　全手工、層次化設(shè)計版圖；</p><p>　　達到指導(dǎo)書提出的設(shè)計指標要求。</p><p>　　設(shè)計的方法與計算分析</p><p>　　3.1 74HC139芯片簡

15、介</p><p>　　74HC139是包含兩個2線-4線譯碼器的高速CMOS數(shù)字電路集成芯片，能與TTL集成電路芯片兼容，它的管腳圖如圖3-1所示，其邏輯真值表如表3-1所示</p><p>　　圖3-1 74HC139管腳圖</p><p>　　表3-1 74HC139真值表</p><p>　　由于74HC139芯片是由兩個2-4譯碼器

16、組成，兩個譯碼器是獨立的，所以，這里只分析其中一個譯碼器。由真值表可以看出，Cs為片選端，當其為0時，芯片正常工作，當其為1時，芯片封鎖。A1、A0為輸入端，Y0-Y3為輸出端，而且是低電平有效。</p><p>　　分析其邏輯功能，可以得到邏輯表達式：</p><p>　　由邏輯表達式可以得到的邏輯圖如圖3-2所示</p><p>　　圖3-2 74HC139邏輯

17、圖</p><p><b>　　3.2 電路設(shè)計</b></p><p>　　本次電路設(shè)計采用的是m12_125.md模型的各參數(shù)。其參數(shù)如下：</p><p>　　N管： =3.9×8.85×F/m =1215.74</p><p>　　P管：=3.9×8.85×F/m

18、 </p><p>　　3.2.1輸出級電路設(shè)計</p><p>　　據(jù)要求，輸出級等效電路如圖3-3所示，輸入Vi為前一級的輸出，可認為是理想的輸出，即=,=。</p><p>　　圖3-3 輸出級等效電路</p><p><b>　?、泡敵黾塏管的計算</b></p><p>　　當輸入為

19、高電平時，輸出為低電平，N管導(dǎo)通，后級TTL有較大的灌電流輸入，要求≤4mA，=0.4V，依據(jù)MOS管的理想電流統(tǒng)一方程式：</p><p>　　可以求出的值。其主要計算如下:</p><p><b>　　=</b></p><p><b>　　≈13</b></p><p><b>　　

20、⑵輸出級P管的計算</b></p><p>　　當輸入為低電平時，輸出為高電平，P管導(dǎo)通。同時要求N管和P管的充放電時間，分別求出這兩個條件下的極限值，然后取大者。</p><p>　　以≤20uA,為條件計算極限值，用MOS管理想電流方程統(tǒng)一表達式：</p><p>　　可以求出的值。其主要計算如下：</p><p><b

21、>　　=</b></p><p><b>　　≈23</b></p><p>　　N管和P管的充放電時間和表達式分別為</p><p>　　以計算的值。其計算如下：</p><p><b>　　設(shè)</b></p><p><b>　　由，故有<

22、;/b></p><p><b>　　=</b></p><p>　　代入數(shù)據(jù)，化簡可以得</p><p><b>　　=</b></p><p><b>　　，代入，得到</b></p><p>　　比較兩種方法的，取其中的最大值，即取</

23、p><p>　　3.2.2內(nèi)部基本反相器中的各MOS 尺寸的計算</p><p>　　內(nèi)部基本反相器如圖3-4所示，它的N管和P管尺寸依據(jù)充放電時間和方程來求。關(guān)鍵點是先求出式中的(即負載)。</p><p>　　圖3-4 內(nèi)部反相器</p><p>　　它的負載由以下內(nèi)部反相器（如右圖所示）的負載由CL以下三部分電容組成：</p>

24、<p>　?、俦炯壜O的PN結(jié)電容CPN；②下級的柵電容Cg；③連線雜散電容CS。</p><p>　?、俦炯壜OPN結(jié)電容CPN計算</p><p>　　CPN＝Cja×（Wb）+Cjp×(2W+2b)</p><p>　　其中Cja是每um2的結(jié)電容，Cjp是每um的周界電容，b為有源區(qū)寬度，可從設(shè)計規(guī)則獲取。在這里，最小孔為2λ

25、×2λ，孔與多晶硅柵的最小間距為2λ，孔與有源區(qū)邊界的最小間距為2，則取b＝6λ。</p><p>　　總的漏極PN結(jié)電容應(yīng)是P管 的和N管的總和，即：</p><p>　　CPN＝Cja×（WN＋WP）b＋Cjp×(2WN＋2WP＋4b)</p><p>　　分析到整個電路一條支路大概有6個級，取tr=tf=0.5ns，采用

26、的模型參數(shù)有：</p><p><b>　　代入數(shù)據(jù)到的式子得</b></p><p><b>　　=</b></p><p>　　(注意這里的和都用國際單位表示)</p><p><b>　?、跂烹娙軨g計算</b></p><p>　　Cg＝Cg.N

27、＋Cg.P＝</p><p>　　此處和為與本級漏極相連的下一級N管和P管的柵極尺寸，近似取輸出級的和值。</p><p>　　這里和采用輸出級的大小進行計算。由設(shè)計規(guī)則，L=2λ，λ=1.0um，代入得到</p><p><b>　?、圻B線雜散電容Cs</b></p><p>　　一般CPN＋Cg≈10CS，可忽略CS

28、作用。所以，內(nèi)部基本反相器的總負載電容為上述各電容計算值之和。即有</p><p>　　把代入tr和tf的計算式，并根據(jù)tr=tf≤25ns的條件，計算出和。代入的方程有：</p><p><b>　　（關(guān)系式⑴）</b></p><p>　　又有=、以及式子聯(lián)立，可以解得</p><p>　　→，聯(lián)立關(guān)系式⑴可以解得&

29、lt;/p><p>　　3.2.3 內(nèi)部邏輯門MOS尺寸的計算</p><p>　　內(nèi)部邏輯門的電路如圖3-5所示。根據(jù)截止延遲時間和導(dǎo)通延遲時間 的要求，在最壞情況下，必須保證等效N管、P管的等效電阻與內(nèi)部基本反相器的相同，這樣三輸入與非門就相當于內(nèi)部基本反相器了。因此，N管的尺寸放大3倍，而P管尺寸不變，即：</p><p>　　代入內(nèi)部反相器的寬長比，可

30、以算出邏輯MOS尺寸：</p><p>　　圖3-5 內(nèi)部邏輯門電路</p><p>　　3.2.4輸入級設(shè)計</p><p>　　由于本電路是與TTL兼容，TTL的輸入電平ViH可能為2.4V，如果按正常內(nèi)部反相器進行設(shè)計，則N1、P1構(gòu)成的CMOS將有較大直流功耗。故采用圖3-6示的電路，通過正反饋的P2作為上提拉管，使ViH較快上升，減小功耗，加快翻轉(zhuǎn)速度。&

31、lt;/p><p>　　圖3-6 輸入級電路</p><p>　?。?）提拉管P2的（W/L）P2計算</p><p>　　為了節(jié)省面積，同時又能使ViH較快上升，?。╓/L）P2＝1。理論上，這里取L=2λ,W=2λ。而且為了方便畫圖，這里就去L=6λ。</p><p>　?。?）CMOS 反相器P1管（W/L）P1的計算</p>

32、<p>　　此P1管應(yīng)取內(nèi)部基本反相器的尺寸（具體計算過程見內(nèi)部基本反相器中各MOS尺寸的計算）。因此這里取 </p><p>　?。?）CMOS 反相器N1管（W/L）N1的計算</p><p>　　由于要與TTL電路兼容，而TTL的輸出電平在0.4～2.4V之間轉(zhuǎn)換，因此要選取反相器的狀態(tài)轉(zhuǎn)變電平：</p><p><b>　　又知：&

33、lt;/b></p><p><b>　　,代入數(shù)據(jù)，有</b></p><p><b>　　→→</b></p><p>　　式中：,，兩式子相比，有</p><p><b>　　→ </b></p><p>　　3.2.5 緩沖級設(shè)計</

34、p><p><b>　?、泡斎刖彌_級</b></p><p>　　由74HC139的邏輯圖可知，在輸入級中有三個信號：Cs、A1、A0。其中Cs經(jīng)一級輸入反相器后，形成, 用去驅(qū)動4個三輸入與非門，故需要緩沖級，使其驅(qū)動能力增加。同時為了用驅(qū)動，必須加入緩沖門。由于A1、A0以及、各驅(qū)動內(nèi)部與非門2個，所以可以不用緩沖級。</p><p>　　C

35、s緩沖級的設(shè)計過程如下：</p><p>　　Cs的緩沖級與輸入級和內(nèi)部門的關(guān)系如圖3-7所示。</p><p>　　圖3-7 Cs的緩沖級</p><p>　　圖中M1為輸入級，M2為內(nèi)部門，M3為緩沖級驅(qū)動門。M1的P管和N管的尺寸即為上述所述的輸入級CMOS反相器P1管和 N1管尺寸，M2的P管和N管的尺寸即為內(nèi)部基本反相器P1管和 N1管尺寸，M3的P管和

36、N管的尺寸由級間比值（相鄰級中MOS管寬度增加的倍數(shù)）來確定。如果要求尺寸或功耗最佳，級間比值為2～10。具體可取。N為扇出系數(shù)，它的定義是：</p><p>　　在本例中，前級等效反相器柵的面積為M2的P管和N管的柵面積總和，下級柵的面積為4個三輸入與非門中與Cs相連的所有P管和N管的柵面積總和。</p><p><b>　　因此，</b></p>&

37、lt;p><b>　　≈ 6.4</b></p><p><b>　　則</b></p><p><b>　　則有：</b></p><p><b>　　⑵緩沖輸出級</b></p><p>　　由于輸出級部分要驅(qū)動TTL電路，其尺寸較大，因而必須在

38、與非門輸出與輸出級之間加入一級緩沖門M1，如圖3-8所示。將與非門M0等效為一個反相器，類似上述Cs的緩沖級設(shè)計，計算出M1的P管和N管的尺寸。</p><p>　　圖3-8 輸出緩沖級</p><p><b>　　計算類似于輸入級：</b></p><p>　　3.2.6 輸入保護電路設(shè)計</p><p>　　因為MO

39、S器件的柵極有極高的絕緣電阻，當柵極處于浮置狀態(tài)時，由于某種原因（如觸摸），感應(yīng)的電荷無法很快地泄放掉。而MOS器件的柵氧化層極薄，這些感應(yīng)的電荷使得MOS器件的柵與襯底之間產(chǎn)生非常高的電場。該電場強度如果超過柵氧化層的擊穿極限，則將發(fā)生柵擊穿，使MOS器件失效，因此要設(shè)置保護電路。</p><p>　　可設(shè)計如圖3-9所示的輸入保護電路。保護電路中的電阻可以是擴散電阻、多晶硅電阻或其他合金薄膜電阻，其典型值為3

40、00～500Ω。二極管的有效面積可取500μm2，或用Shockley方程計算。</p><p>　　由于保護電路計算比較復(fù)雜，因此在版圖設(shè)計中直接調(diào)用庫中的標準pad，因其包含保持電路，就不必另外的保護電路設(shè)計。</p><p>　　圖3-9 保護電路</p><p>　　至此，完成了全部器件的參數(shù)計算，匯總列出各級N管和P管的尺寸如下：</p>

41、<p><b>　　輸入級：</b></p><p><b>　　內(nèi)部反相器;</b></p><p><b>　　輸入緩沖級：</b></p><p><b>　　內(nèi)部邏輯門：</b></p><p><b>　　緩沖輸出級：<

42、/b></p><p><b>　　輸出級：</b></p><p>　　3.3 功耗與延遲估算</p><p>　　在估算延時、功耗時，從輸入到輸出選出一條級數(shù)最多的支路進行估算。74HC139電路從輸入到輸出的所有各支路中，只有Cs端加入了緩沖級，因而增加了延時與功耗，因此在估算延時、功耗時，就以Cs支路電路圖(如下圖所示)來簡化估算

43、。</p><p>　　圖3-10 估算延時、功耗Cs支路電路</p><p>　　3.3.1 模型簡化</p><p>　　由于在實際工作中，四個三輸入與非門中只有一個可被選通并工作，而另三個不工作，所以估算功耗時只估算上圖所示的支路即可。</p><p>　　在Cs端經(jīng)三級反相器后，將不工作的三個三輸入與非門等效為負載電容CL1，而將工作

44、的一個三輸入與非門的兩個輸入接高電平，只將Cs端信號加在反相器上。在X點之前的電路，由于A0，A1，Cs均為輸入級，雖然A0、A1比Cs少一個反相器，作為工程估算，可以認為三個輸入級是相同的，于是，估算功耗時對X點這前的部分只要計算Cs這一個支路，最后將結(jié)果乘以3倍就可以了。在X點之后的電路功耗，則只計算一個支路。</p><p>　　3.3.2 功耗估算</p><p>　　CMOS電路

45、的功耗中一般包括靜態(tài)功耗、瞬態(tài)功耗、交變功耗。由于CMOS電路忽略漏電，靜態(tài)功耗近似為0，工作頻率不高時，也可忽略交變功耗，則估算時只計算瞬態(tài)功耗PT即可。PT是上述Cs支路各級器件功耗的總和（共有6級），即：</p><p>　　PT=CL總Vdd2fmax</p><p><b>　　其中：</b></p><p>　　為本級漏極PN結(jié)電容

46、，按3.2.2①相關(guān)公式計算：</p><p>　　為與本級漏極相連的下一級柵電容，按3.2.2②的計算（這里忽略輸入提拉管的電容做近似計算）：</p><p>　　為本級漏連接到下一級柵連線雜散電容，其值較小，可忽略不計。</p><p>　　為斷開的三個三輸入的非門柵電容，按3.2.2②的計算（這里取其中一個門做近似）：</p><p>

47、<b>　　=</b></p><p>　　為最后一級（即輸出級）的下一級柵電容，即負載電容15pF。</p><p>　　X前、X后表示Cs支路電路中X點之前或X點之后的所有器件。</p><p>　　對于74HC139器件，整個芯片功耗為2PT:</p><p><b>　　符合設(shè)計要求。</b>

48、;</p><p>　　3.3.3 延遲估算</p><p>　　算出每一級等效反相器延遲時間，總的延遲時間為各級（共6級）延遲時間的總和。各級等效反相器延遲時間可用下式估算：</p><p>　　各字母的意義如圖3-11所示。</p><p>　　圖3-11 延遲時間，上升與下降時間</p><p>　　由上面的計算

49、可以看出，，即最后一級（即輸出級）的下一級柵電容比起其它電容都大得多，在這里為了簡化運算，用最后一級功耗乘以級數(shù)進行估算。</p><p>　　所以有 符合設(shè)計要求。</p><p><b>　　4.電路模擬</b></p><p>　　電路模擬中為了減小工作量，使用上述功耗與延遲估算部分用過的Cs支路電路圖。為了計算出功耗，在兩個電源支路

50、分別加入一個零值電壓源VI1和VI2，電壓值為零（如下圖3-12所示），在模擬時進行直流掃描分析，然后就可得出功耗。</p><p>　　圖3-12 電路模擬用Cs支路電路</p><p>　　把此電路圖轉(zhuǎn)化為SPICE文件，加入電路特性分析指令和控制語句，即可進行電路模擬。</p><p><b>　　4.1直流分析</b></p>

51、;<p>　　直流分析：當VCS由0.4V變化到2.4V過程中，觀察波形得到閾值電壓（狀態(tài)轉(zhuǎn)變電平）VI*。VI*的值應(yīng)為1.4V。直流分析的電路圖如圖4-1所示，其對應(yīng)的SPICE文件如圖4-2所示，直流分析的輸入輸出電壓曲線如圖4-3所示。</p><p>　　圖4-1 直流分析電路圖</p><p>　　圖4-2 直流分析SPICE設(shè)置</p><p

52、>　　圖4-3 直流分析輸入輸出電壓關(guān)系</p><p>　　分析：從電壓關(guān)系可以看出，轉(zhuǎn)變電平大約在1.4V左右，符合設(shè)計的要求。因此所畫電路通過了直流分析測試。</p><p><b>　　4.2 瞬態(tài)分析</b></p><p>　　從波形中得到tpLH、tpHL、tr和tf，然后進行相關(guān)計算。瞬態(tài)分析的電路圖見圖4-4所示，其對應(yīng)

53、的瞬態(tài)分析的SPICE文件設(shè)置見圖4-5所示。對應(yīng)的瞬態(tài)分析的結(jié)果見圖4-6。</p><p>　　圖4-4 瞬態(tài)分析電路圖</p><p>　　圖4-5 瞬時分析SPICE設(shè)置</p><p>　　圖4-6 瞬態(tài)分析輸入輸出電壓關(guān)系</p><p>　　由W-edit可以得到其瞬態(tài)參數(shù)如下：</p><p>　　tr

54、=1.93ns tf =2.45ns tpLH=2.60ns tpHL=3.29ns </p><p><b>　　則</b></p><p><b>　　滿足電路設(shè)計要求。</b></p><p><b>　　4.3 功耗分析</b></p><p>　　對電壓

55、源VI1和VI2進行直流掃描分析：“.dc lin source VI1 0 5 0.1 sweep lin source VI2 0 5 0.1 ”，輸出“.print dc p( VI1) p(VI2)”。功耗分析的電路原理圖見圖4-7，SPICE文件設(shè)置見圖4-8，功耗分析結(jié)果見圖4-9。</p><p>　　這里的功耗分析采用的是靜態(tài)功耗，所以這里沒有加入脈沖源，只有直流電源。</p&

56、gt;<p>　　圖4-7 功耗分析電路原理圖</p><p>　　圖4-8 功耗分析SPICE設(shè)置</p><p>　　圖4-9 功耗分析結(jié)果</p><p>　　從波形中得出p( VI1 )max=-782.46pW p(VI2)max=-102.24nW，總功耗：</p><p>　　Ptotal＝2×[3&#

57、215;p( VI1 )max＋p(VI2)max]=209nW</p><p>　　模擬分析得到的結(jié)果與設(shè)計指標比較?？梢钥闯觯@次的電路設(shè)計滿足設(shè)計要求。</p><p><b>　　版圖設(shè)計</b></p><p>　　這次的版圖設(shè)計采用的是層次化、全手工設(shè)計版圖。</p><p>　　所謂的層次化設(shè)計版圖，就是先

58、設(shè)計單元版圖，由簡單的單元版圖再組成較復(fù)雜的單元版圖，一層層設(shè)計，直至完成芯片的整體版圖。</p><p>　　5.1 輸入級的設(shè)計</p><p>　　輸入級的設(shè)計如圖5-1所示，。</p><p>　　圖5-1 輸入級版圖</p><p>　　5.2 內(nèi)部反相器的設(shè)計</p><p>　　內(nèi)部反相器的寬長比比較小，

59、考慮到這個原因，采用了將源、漏極的區(qū)域擴大的方法，以保證能夠符合設(shè)計規(guī)則。設(shè)計的版圖見圖5-2。</p><p>　　圖5-2 內(nèi)部反相器版圖</p><p>　　5.3 輸入和輸出緩沖門的設(shè)計</p><p>　　對于緩沖門，由于其管的寬長比比較大，這里采用了梳狀結(jié)構(gòu)，從而減少了其管的面積，有效的利用的設(shè)計空間，其設(shè)計原理與內(nèi)部反相器類似。具體的版圖見圖5-3-1

60、和5-3-2。</p><p>　　圖5-3-1 輸入緩沖門 圖5-3-2 輸出緩沖門</p><p>　　5.4 內(nèi)部邏輯門的設(shè)計</p><p>　　內(nèi)部邏輯門涉及到的管比較多，區(qū)別于梳狀結(jié)構(gòu)，這里采用了多條多晶硅柵，而又考慮到盡量只用第一層金屬線來布線（這樣在總圖連接引線會更加方便，更加容易），這里引出了多晶硅柵分別接輸入

61、端口。所設(shè)計的版圖見圖5-4。</p><p>　　圖5-4 內(nèi)部邏輯門版圖</p><p>　　5.5 輸出級的設(shè)計</p><p>　　從計算中可以看出，輸出級的管的寬長比相比其它級來說是最大的，因此這里必須采用梳狀結(jié)構(gòu)。而且需要多個管并聯(lián)來實現(xiàn)較大的寬長比。輸出級的版圖見圖5-5。</p><p>　　圖5-5 輸出級的版圖</p

62、><p>　　5.6 連接成總電路圖</p><p>　　至此，每一個級的版圖都設(shè)計出來了，現(xiàn)在可以進行各個版圖的整合成總的版圖。按照圖3-2所示的邏輯圖接線，得到最終的電路版圖。</p><p><b>　　5.7 版圖檢查</b></p><p>　　5.7.1 版圖設(shè)計規(guī)則檢查（DRC）</p><

63、p>　　這一個操作與每一個子模塊的設(shè)計必須同步進行。做DRC檢查時應(yīng)該分成小塊（單元）檢查。每一部分做成一個單元，每個單元進行DRC檢查。在全部通過后，將單元組合成電路，最終做一次全版圖的DRC，以確保全版圖正確。</p><p>　　總圖的版圖設(shè)計規(guī)則檢查見圖5-7所示。</p><p>　　圖5-7 總圖的DRC檢查</p><p>　　由DRC檢查結(jié)果可

64、以看出，總圖能夠通過DRC檢查。</p><p><b>　　。</b></p><p>　　5.7.2 電路網(wǎng)表匹配（LVS）檢查</p><p>　　電路圖提取的網(wǎng)表文件(.sp)與版圖提取的網(wǎng)表文件(.spc)，進行元件和節(jié)點的匹配檢查。如果匹配，表明版圖的連接及版圖中各管子的生成是正確的。因此，只要保證電路圖是正確的，LVS檢查就可以驗

65、證版圖的正確性。</p><p>　　LVS檢查的結(jié)果見圖5-8。</p><p>　　圖5-8 總圖LVS對照檢查結(jié)果</p><p>　　由結(jié)果可以看出，電路原理圖與電路版圖不能正常匹配，這一步需要進一步研究與修正。</p><p><b>　　版圖整理</b></p><p>　　到這里，原

66、理圖以及版圖的設(shè)計都完成了。整理總的原理圖和總的版圖</p><p><b>　　電路原理圖總圖</b></p><p><b>　　總電路版圖</b></p><p><b>　　心得體會</b></p><p>　　這次課程設(shè)計給我最大的感受是相對以前做的設(shè)計，這次的難度有

67、了大幅的提升，雖然我對畫版圖這一塊還是挺感興趣的，但是，光是前期準備部分就足以消耗大量的時間，并且“做了出來也不一定是正確的”。</p><p>　　我深深地知道，這次設(shè)計我做的是想當之失敗的，包括前期參數(shù)的計算，與版圖的設(shè)計，雖然有之前的實驗課做為基礎(chǔ)，但發(fā)現(xiàn)“設(shè)計”與跟課本做實驗，還是相關(guān)非常非常之大的。開始的時候，自己親手算的數(shù)據(jù)，連最基本的仿真都沒有成功，根本就談不上版圖。后來還是請來各路同學(xué)幫忙，才學(xué)會

68、了修改，勉強稱得上可以做版圖。于是，就開始一小塊一小塊地把各個模塊，模仿著實驗書，畫出來，把電路圖轉(zhuǎn)換成版圖，真一點不比考試時那種畫圖來得簡單，除了基本地考慮各端的布置，還由于重疊率太高，一不細心很容易“塔錯線”，然后才到考慮通孔等細節(jié)，要畫多少個孔，怎么連接，最關(guān)鍵的，一定要按照工藝給出的規(guī)則（DRC）逐個逐個地邊檢查邊畫。怪不得老師當時說版圖是適合女生做的。</p><p>　　由于，剛開始完全沒想過怎么去參

69、考過往的設(shè)計作品，只是看著課程設(shè)計指導(dǎo)書去模仿著畫，剛開始也是使用的梳狀結(jié)構(gòu)，抱著“一定要比別人好”的雄心壯志去畫，但一檢測發(fā)現(xiàn)各種各樣的DRC錯誤，耗費了很長的時間去完成，好不容易算是勉強完成了，發(fā)現(xiàn)連導(dǎo)出SPC文件都導(dǎo)出不了。測試了很久，還是想起了老師上課時的一句話，“重畫”，于是又重頭搞了一次，依舊無法成功，問其他同學(xué)，大家都牌一片混亂之中，有些說工藝文件有錯誤，有些說軟件有些匹配問題，如只默認讀_125的文件等等。后來找到了跟我

70、一樣任務(wù)的同學(xué)，希望一起完成，改用了其他工藝和規(guī)則之后，算是順利通過仿真和DRC的檢測——但這一切建立在我們使用了最原始的分立式的版圖畫法。根本就沒有采用梳狀結(jié)構(gòu)，看著其他同學(xué)做的，真是好得我不敢相信。對此，我甚至有些擔憂，雖然花費了不少時間去完成，但做出來的東西（LVS還是過不了），實在是連自己都說服不了?；蛘呤亲约荷砩弦渤隽撕芏鄦栴}吧，沒有多找老師請教，更多的是自己埋頭苦干，一下就到了要驗收之時，最后只能退而求其次了。</p&

71、gt;<p>　　其實我本來還是非常喜歡課程設(shè)計的，畢竟相比理論知識，有更多的動手機會，和興趣性。能鍛煉自己的實踐能力，并且能獨立地完成一些事情。后來我問了學(xué)習(xí)委員，他說，是自己做的就是最好的。雖然我希望可以拿個好點的分數(shù)，但現(xiàn)在的期待只是能過就不錯了。</p><p>　　在這里，非常感謝帶我一起做的蔡同學(xué)以及所有給予我?guī)椭耐瑢W(xué)與老師。</p><p>　　希望下次的課程

72、設(shè)計可以做得更好。</p><p><b>　　參考文獻</b></p><p>　?、派暇W(wǎng)收集相關(guān)資料.</p><p>　?、脐愊瘸? 集成電路課程設(shè)計指導(dǎo)書. 2009.</p><p>　?、橇卧Ｔu，陸瑞強編. Tanner Pro 集成電路設(shè)計與布局實戰(zhàn)指導(dǎo)[M]. 北京：科學(xué)出版社，2007年：1～274.&