布爾過程論在延遲分析和波形模擬中的應(yīng)用研究.pdf

1、伴隨著VLSI技術(shù)的不斷發(fā)展，芯片設(shè)計的日益復(fù)雜化和高速化也推動著設(shè)計自動化理論和算法的演變和改進(jìn)。硬件描述語言作為一種用形式化的方法來描述數(shù)字電路和設(shè)計數(shù)字邏輯系統(tǒng)的語言，其語法和語義在不斷豐富和優(yōu)化。而近年來提出的布爾過程理論，更為我們對舊有算法和模型的完善和改進(jìn)提供了新的理論依據(jù)。 布爾過程論把電路的邏輯屬性和延遲屬性有機(jī)地結(jié)合起來，并以波形形式表示連續(xù)時間上的電路狀態(tài)，能更加準(zhǔn)確的進(jìn)行定時分析，是一種用數(shù)學(xué)公式表示電路的

2、解析方法。本論文在布爾過程理論基礎(chǔ)上，討論延遲分析和波形模擬方面的新方法。 首先，對模擬過程中的一些關(guān)鍵問題和預(yù)處理算法進(jìn)行了處理，包括布爾過程中使用的各種門級延遲模型、組合邏輯層次關(guān)系的編排級數(shù)法、最小時鐘周期的確定算法、基于周期的同步時序電路模擬算法以及競爭冒險的檢測處理方法等。 在波形模擬方面，本文用硬件描述語言Verilog HDL和VHDL描述布爾過程論的波形表示方法。 在進(jìn)行延遲分析時，本文改進(jìn)了一種