高性能ASIC物理設(shè)計(jì)的時(shí)序收斂.pdf

1、在當(dāng)今的深亞微米ASIC設(shè)計(jì)中，隨著半導(dǎo)體器件幾何尺寸的縮小和設(shè)計(jì)規(guī)模的增加，設(shè)計(jì)一個(gè)高性能的ASIC的時(shí)序收斂成為了設(shè)計(jì)人員最為頭痛的問題。針對0.18um及0.18um以下的工藝，來自互連負(fù)載的延時(shí)所占的比例顯著增加。另外，隨著半導(dǎo)體工藝的不斷改進(jìn)，串?dāng)_信號(hào)(Crosstalk)通過耦合電容對時(shí)序收斂也會(huì)產(chǎn)生影響。同時(shí)，電壓降(IT Drop)對時(shí)序收斂的影響也不容忽視。 隨著設(shè)計(jì)規(guī)模的日益復(fù)雜，半導(dǎo)體工藝特征尺寸的日益縮小

2、，時(shí)序收斂問題毫不疑問的越來越復(fù)雜和無法避免。在ASIC的設(shè)計(jì)過程中找到一個(gè)有效而又快捷的解決時(shí)序收斂問題的方案成了高性能ASIC物理設(shè)計(jì)的難題。本論文通過對數(shù)字電視解調(diào)芯片BTV2020S02物理設(shè)計(jì)，論述了在當(dāng)今深亞微米高性能ASIC設(shè)計(jì)中時(shí)序收斂的設(shè)計(jì)難點(diǎn)，并針對這些難點(diǎn)所研究出來一種快速的高效的時(shí)序收斂方法。希望通過BTV2020S02芯片的物理設(shè)計(jì)時(shí)序收斂中遇到的一些問題，并結(jié)合文中所論述的基本的理論，在以下幾個(gè)方面提出作者的

3、一些經(jīng)驗(yàn)性的觀點(diǎn)，總結(jié)出對于一些一般性的需要遵循的規(guī)律：布局規(guī)劃方面，物理綜合設(shè)計(jì)方面，這些都是成功的物理設(shè)計(jì)時(shí)序收斂的基礎(chǔ)；高性能時(shí)鐘樹綜合方面，時(shí)序驅(qū)動(dòng)的布線方面以及靜態(tài)時(shí)序分析后優(yōu)化，這是保證高性能ASIC芯片物理設(shè)計(jì)時(shí)序收斂的關(guān)鍵。 本芯片的物理設(shè)計(jì)采用Synopsys的Physical Compiler、Astro、StarRC-XT，邏輯等效驗(yàn)證采用Synopsys的Formality，時(shí)序驗(yàn)證采用Synopsys的