標(biāo)記ASIC芯片的可測(cè)性設(shè)計(jì)及物理設(shè)計(jì).pdf

1、隨著集成電路工藝復(fù)雜度和設(shè)計(jì)復(fù)雜度的提高，集成電路的測(cè)試變得越來(lái)越困難，可測(cè)性設(shè)計(jì)是解決芯片測(cè)試問(wèn)題的主要手段。在深亞微米工藝下，物理設(shè)計(jì)環(huán)節(jié)中時(shí)鐘樹(shù)均衡面臨更大困難，而物理驗(yàn)證更是保證流片滿足設(shè)計(jì)功能要求的必要手段。因此，可測(cè)性設(shè)計(jì)和物理設(shè)計(jì)在集成電路設(shè)計(jì)流程中具有重要意義。
　　 本研究在在標(biāo)記ASIC芯片的存儲(chǔ)器模塊可測(cè)性設(shè)計(jì)中，采用March C+型算法進(jìn)行Mbist的插入，通過(guò)存儲(chǔ)器分組測(cè)試和引腳復(fù)用方法，減少IO引腳

2、數(shù)量，降低封裝成本。在掃描鏈插入過(guò)程中，對(duì)異步復(fù)位同步器和控制寄存器電路進(jìn)行改造，以提高測(cè)試故障覆蓋率。最終全芯片的測(cè)試覆蓋率達(dá)到93.27[％]，符合設(shè)計(jì)要求。在物理設(shè)計(jì)環(huán)節(jié)，用時(shí)序驅(qū)動(dòng)的布圖規(guī)劃方法，得到滿足設(shè)計(jì)要求的布局布線方案，在此基礎(chǔ)上根據(jù)Mbist測(cè)試電路的分組情況，對(duì)布局進(jìn)行手工調(diào)整，按緊貼式放置存儲(chǔ)器的布局方法達(dá)到縮小面積的目的。進(jìn)行時(shí)鐘樹(shù)綜合，減小時(shí)鐘偏移；優(yōu)化違反時(shí)序的關(guān)鍵路徑，使時(shí)序滿足設(shè)計(jì)要求。最后，根據(jù)中芯國(guó)際