Garfield芯片的可測性設(shè)計(jì)及測試生成.pdf

1、隨著系統(tǒng)芯片(SOC)規(guī)模的不斷增大，可測性設(shè)計(jì)(DFT)已經(jīng)成為芯片設(shè)計(jì)中一個(gè)重要的組成部分；同時(shí)，系統(tǒng)芯片的復(fù)雜性也給可測性設(shè)計(jì)以及測試矢量生成帶來了挑戰(zhàn)。本課題主要是實(shí)現(xiàn)國家專用集成電路系統(tǒng)工程技術(shù)研究中心自主研發(fā)的系統(tǒng)芯片--Garfield的可測性設(shè)計(jì)及測試矢量生成。 在簡單論述了與Garfield芯片測試開發(fā)相關(guān)的內(nèi)容后，本文闡述了Garfield芯片可測性設(shè)計(jì)的實(shí)現(xiàn)。芯片中的隨機(jī)邏輯部分采用了掃描可測性設(shè)計(jì)。RTL

2、級(jí)可測性設(shè)計(jì)主要考慮如何實(shí)現(xiàn)對(duì)電路中的時(shí)鐘以及復(fù)位信號(hào)的控制；掃描鏈插入時(shí)主要解決掃描數(shù)據(jù)移位以及捕獲時(shí)會(huì)出現(xiàn)的問題。完成全掃描可測性設(shè)計(jì)后，單固定故障測試覆蓋率達(dá)到98.06﹪.針對(duì)全掃描設(shè)計(jì)對(duì)芯片性能和面積的影響，本文采用了一種針對(duì)具有層次化結(jié)構(gòu)的設(shè)計(jì)的部分掃描單元選擇方案，理論分析和實(shí)驗(yàn)結(jié)果都表明了選擇方案的有效性。Garfield芯片完成部分掃捕可測性設(shè)計(jì)后，在測試覆蓋率(95.60﹪)滿足要求的基礎(chǔ)上可測性設(shè)計(jì)對(duì)芯片性能的影響

3、顯著降低(僅為1.80﹪)。嵌入式SRAM采用了內(nèi)建自測試(BIST)可測性設(shè)計(jì)，BIST電路實(shí)現(xiàn)了用于SRAM測試的四種March算法，覆蓋了SRAM中常見的故障。系統(tǒng)級(jí)可測性設(shè)計(jì)主要是將存儲(chǔ)器：BIST與ARM核的邊界掃描測試相結(jié)合。完成可測性設(shè)計(jì)后，本文分別針對(duì)單固定故障、轉(zhuǎn)換故障以及路徑延遲故障對(duì)Garfield芯片的隨機(jī)邏輯進(jìn)行了測試矢量生成，測試覆蓋率(分別為96.16﹪、92.26﹪和11.96﹪)達(dá)到了工程上的要求；靜態(tài)