DSP芯片的可測性設(shè)計(jì)研究.pdf

1、隨著深亞微米集成電路技術(shù)的不斷成熟，集成電路規(guī)模的不斷擴(kuò)大，系統(tǒng)芯片測試的復(fù)雜度遠(yuǎn)遠(yuǎn)超出了人們的想象。芯片的測試問題成為制約整個(gè)行業(yè)發(fā)展的瓶頸。如何在設(shè)計(jì)初期就開始考慮并解決設(shè)計(jì)完成后的測試問題，已經(jīng)是芯片設(shè)計(jì)領(lǐng)域的重要課題。本文在對系統(tǒng)芯片可測試性設(shè)計(jì)的理論作了較為深入的研究基礎(chǔ)上，對一款DSP芯片的測試控制體系和乘法器，SRAM的測試進(jìn)行了研究和設(shè)計(jì)。 對于測試系統(tǒng)控制模塊的設(shè)計(jì)，主要以IEEE1149.1邊界掃描協(xié)議規(guī)定的

2、測試傳輸狀態(tài)機(jī)為核心邏輯，同時(shí)，參考用于Soc測試的IEEEP1500理論，加入特殊的測試指令和數(shù)據(jù)寄存器，實(shí)現(xiàn)測試控制操作。 乘法器的設(shè)計(jì)主要考慮到不同實(shí)現(xiàn)結(jié)構(gòu)對模塊在速度和面積等性能上的影響，通過FPGA實(shí)現(xiàn)對比當(dāng)前常見的乘法器結(jié)構(gòu)，決定采用改進(jìn)布斯算法陣列結(jié)構(gòu)實(shí)現(xiàn)乘法器。對于它的測試，測試向量產(chǎn)生借助于自動(dòng)測試模式生成器(automatictestpatterngenerator，ATPG)，同時(shí)植入內(nèi)部測試掃描鏈完成整個(gè)

3、乘法器模塊的測試。 對于存儲模塊SRAM的測試，用內(nèi)建自測試(BIST，Built-inSelf-test)的方法完成，在分析SRAM常見故障模型以及測試算法后，對現(xiàn)有的March算法進(jìn)行改進(jìn)，采用March13n作為本設(shè)計(jì)測試算法，測試結(jié)果表明它可以覆蓋絕大多數(shù)的故障；同時(shí)，對BIST實(shí)現(xiàn)的各電路功能模塊，比如自測試控制器等進(jìn)行了細(xì)致的研究和分析。最終從BIST硬件電路帶來的系統(tǒng)額外開銷來分析，該測試完全達(dá)到設(shè)計(jì)要求。