ASIC及嵌入式存儲(chǔ)器的可測(cè)性設(shè)計(jì)技術(shù)研究.pdf

1、隨著集成電路規(guī)模的不斷增大，單個(gè)芯片上集成了更多數(shù)量的晶體管，能夠完成更加復(fù)雜的功能。另外，由于日益緊迫的市場(chǎng)要求，芯片的設(shè)計(jì)周期變得很短，大量地運(yùn)用預(yù)先設(shè)計(jì)好的標(biāo)準(zhǔn) IP 模塊來(lái)構(gòu)建芯片的方法逐漸成為主流，這樣就會(huì)使集成電路的制造故障增多，同時(shí)電路的測(cè)試問(wèn)題變得越來(lái)越棘手，于是提出了可測(cè)性設(shè)計(jì)。當(dāng)前在一些集成電路中，出于對(duì)測(cè)試周期和全速測(cè)試的考慮，即使是運(yùn)用傳統(tǒng)的DFT(可測(cè)性設(shè)計(jì))技術(shù)，采用基于掃描鏈的測(cè)試方法，也還是難以滿足其測(cè)試

2、的要求。然而，如果采用基于BIST(內(nèi)建自測(cè)試)的測(cè)試技術(shù)，不但能夠減少測(cè)試周期還能實(shí)現(xiàn)全速測(cè)試。 本文通過(guò)內(nèi)建自測(cè)試方法對(duì)4096點(diǎn)快速傅立葉變換(FFT)的專用集成電路(ASIC)進(jìn)行了可測(cè)性設(shè)計(jì)。第二章介紹了幾種可測(cè)性設(shè)計(jì)方法，比較了它們的特點(diǎn)，確定了各自的適用范圍。在此基礎(chǔ)上得到對(duì)FFT專用集成電路的可測(cè)性設(shè)計(jì)的整體方案，即采用內(nèi)建自測(cè)試的方法對(duì)其中的乘法器和存儲(chǔ)器進(jìn)行可測(cè)性設(shè)計(jì)。第三章對(duì)內(nèi)建自測(cè)試的各個(gè)組成部分的理論和

3、電路結(jié)構(gòu)進(jìn)行了研究。第四章以FFT電路中高速的16×16位定點(diǎn)乘法器為例，實(shí)現(xiàn)了該乘法器功能電路的設(shè)計(jì)以及內(nèi)建自測(cè)試電路的設(shè)計(jì)。由于在FFT電路中需要大量的存儲(chǔ)器來(lái)完成數(shù)據(jù)接收和中間運(yùn)算結(jié)果的存儲(chǔ)，而SRAM的片外測(cè)試比較困難且速度較慢，所以接下來(lái)第五章通過(guò)對(duì)嵌入式存儲(chǔ)器的故障模型和測(cè)試算法的分析，對(duì)原有的算法提出了改進(jìn)，提高了故障覆蓋率，最后運(yùn)用BIST技術(shù)對(duì)SRAM進(jìn)行了可測(cè)性設(shè)計(jì)。在文章的總結(jié)中，對(duì)所做的工作的創(chuàng)新之處做了比較詳細(xì)