基于高速SRAM的高性能處理器物理設(shè)計(jì)方法研究.pdf

1、隨著工藝技術(shù)的進(jìn)步，集成電路設(shè)計(jì)已經(jīng)進(jìn)入了納米時(shí)代，市場(chǎng)的需求促使物理設(shè)計(jì)人員努力地提升芯片性能。定制技術(shù)是高性能芯片設(shè)計(jì)的有效手段，但是嚴(yán)峻的上市時(shí)間要求使得實(shí)施這種技術(shù)越來(lái)越困難。兼顧高性能和有限設(shè)計(jì)時(shí)間需求的物理設(shè)計(jì)方法和策略成為了研究熱點(diǎn)。為了提升性能，減少設(shè)計(jì)時(shí)間，設(shè)計(jì)人員常在高速芯片中采用高速靜態(tài)隨機(jī)存儲(chǔ)器(SRAM)，同時(shí)將時(shí)鐘偏差規(guī)劃嵌入專(zhuān)用集成電路(ASIC)自動(dòng)化設(shè)計(jì)流程中。
　　 以商用處理器ARM1136

2、JF-S為實(shí)驗(yàn)對(duì)象，本文基于高速定制SRAM設(shè)計(jì)了嵌入時(shí)鐘偏差規(guī)劃的物理設(shè)計(jì)方案，通過(guò)實(shí)施布圖規(guī)劃和時(shí)鐘偏差規(guī)劃來(lái)達(dá)到高性能指標(biāo)。布圖規(guī)劃方案根據(jù)SRAM前、后級(jí)寄存器與多個(gè)SRAM之間的路徑聯(lián)系，將SRAM歸組。時(shí)鐘偏差規(guī)劃分為兩個(gè)階段:時(shí)鐘樹(shù)綜合之前，根據(jù)SRAM與前、后級(jí)寄存器若干條路徑的平均裕量來(lái)調(diào)節(jié)SRAM時(shí)鐘延時(shí)，同時(shí)采取局部裕量借用算法來(lái)規(guī)劃寄存器時(shí)鐘偏差;時(shí)鐘樹(shù)綜合之后，采取時(shí)鐘樹(shù)算法修正和工程變更(ECO)兩種方法來(lái)分

3、別處理大量和少量時(shí)序違規(guī)。為處理布線后的保持時(shí)間違規(guī)，論文設(shè)計(jì)了基于分布式多場(chǎng)景時(shí)序分析(DMSA)的、ECO命令和腳本相結(jié)合的修復(fù)方案。通過(guò)實(shí)施該物理設(shè)計(jì)方案，論文成功完成了高性能處理器ARM1136JF-S的版圖設(shè)計(jì)。
　　 在TCBN65LP工藝條件下，論文基于高速定制SRAM完成了ARM1136JF-S的物理設(shè)計(jì)，并進(jìn)行了驗(yàn)證分析。結(jié)果顯示，在性能方面，相對(duì)于傳統(tǒng)的零時(shí)鐘偏差策略，本文設(shè)計(jì)的物理設(shè)計(jì)方案以額外54.47％