高性能通用處理器的可測試性設(shè)計研究.pdf

1、隨著半導(dǎo)體的工藝尺寸不斷縮小、電路設(shè)計的規(guī)模越來越大，計算機系統(tǒng)的核心部件——處理器，尤其是高性能通用處理器，正面臨著高可靠性、高質(zhì)量、低成本以及更短的產(chǎn)品上市時間等日益嚴(yán)峻的挑戰(zhàn)。與此同時，處理器的測試變得越來越困難，測試的成本也在不斷升高。為了降低處理器芯片的測試難度，降低芯片的測試成本，并縮短產(chǎn)品的上市時間，必須在設(shè)計階段加入可測試性設(shè)計(Design For Testability，DFT)，來提高芯片的可測試性。 保證

2、測試質(zhì)量、降低測試成本是DFT設(shè)計所追求的兩個重要目標(biāo)。然而，一方面，集成電路規(guī)模的不斷增加導(dǎo)致測試數(shù)據(jù)量迅速膨脹；另一方面，進入深亞微米階段，各種與時延相關(guān)的故障變得越來越突出，相比傳統(tǒng)的固定型故障測試，時延測試的向量個數(shù)明顯增多，也加劇了測試數(shù)據(jù)量的膨脹，進而導(dǎo)致測試成本的增加。因此，如何利用測試壓縮技術(shù)有效地降低測試數(shù)據(jù)量，已經(jīng)成為測試領(lǐng)域普遍關(guān)注的一個問題，測試壓縮技術(shù)也成為DFT設(shè)計的一個重要內(nèi)容。 本文研究了當(dāng)前主流

3、的處理器芯片采用的各種可測試性設(shè)計方法，并結(jié)合一款高性能通用處理器介紹了這些DFT方法的具體應(yīng)用以及在實際應(yīng)用中的關(guān)鍵問題；在測試壓縮方面，本文主要針對測試激勵數(shù)據(jù)，系統(tǒng)介紹了測試壓縮領(lǐng)域的研究成果，在此基礎(chǔ)上提出了一種基于組合電路的解壓縮電路設(shè)計方法，并通過在一款通用處理器IP核上的實驗對廣播式掃描結(jié)構(gòu)的壓縮效果進行了評估。本文的主要工作包括： 1.結(jié)合在處理器上的工業(yè)應(yīng)用，對各種DFT方法進行了綜述。包括內(nèi)部掃描設(shè)計、內(nèi)

4、建自測試、測試點插入、邊界掃描設(shè)計等，并對DFT技術(shù)的一些熱點問題進行了總 結(jié)和分析； 2.介紹了在一款高性能通用處理器芯片中各種DFT技術(shù)的應(yīng)用。結(jié)合工程項目中的具 體問題，采用了有效的可測試性解決方案，并針對不同類型的故障產(chǎn)生了測試向量。 實驗結(jié)果表明通過結(jié)合多種DFT方法，該處理器設(shè)計獲得了較高的故障覆蓋率； 3.提出一種基于組合電路的測試壓縮方法。本文對研究領(lǐng)域提出的各種測試壓縮方法 進行了深入分析，提出

5、一種用組合電路實現(xiàn)解壓縮電路的方法，只需少量的外部輸 入管腳，可以驅(qū)動大量的內(nèi)部掃描鏈。這種方法利用確定性測試向量中存在的大量 不確定位(X位)，采用對測試向量進行掃描切片劃分和兼容賦值的思想。實驗結(jié)果 表明，對于ISCAS89基準(zhǔn)電路，所提出的方法能夠達到90％以上的測試數(shù)據(jù)壓縮率。 同時，能結(jié)合大量掃描鏈的設(shè)計，有效地降低測試時間； 4.通過在一款通用處理器IP核上的實驗證實了一種典型的測試壓縮結(jié)構(gòu)——廣播式 掃描