高性能通用處理器中浮點(diǎn)乘加部件的設(shè)計(jì).pdf

1、隨著集成電路集成密度的持續(xù)提高和成本的不斷降低，單一芯片內(nèi)能夠集成更多的器件，采用更復(fù)雜的結(jié)構(gòu)，完成更強(qiáng)大的功能。 浮點(diǎn)運(yùn)算能力是考察一款通用處理器性能的重要指標(biāo)之一。浮點(diǎn)乘加部件作為一種功能強(qiáng)大且用途廣泛的運(yùn)算部件，可以顯著提高處理器的浮點(diǎn)運(yùn)算能力。這一點(diǎn)已被多款商用的通用處理器所證明。因此，高性能通用處理器有必要增加浮點(diǎn)乘加部件。 浮點(diǎn)乘加部件的優(yōu)點(diǎn)包括：速度快，精度高，能夠降低對(duì)總線帶寬的需求，減少讀寫寄存器堆的壓

2、力，提高指令吞吐率等。此外，浮點(diǎn)乘加部件能夠執(zhí)行單獨(dú)的乘法和加法指令，還能夠在軟件控制下進(jìn)行除法、開(kāi)根運(yùn)算，實(shí)現(xiàn)基本函數(shù)功能。 傳統(tǒng)的浮點(diǎn)乘加部件采用“乘法-加法-規(guī)格化-舍入”的結(jié)構(gòu)。與此不同，本文采用更為先進(jìn)的浮點(diǎn)乘加部件結(jié)構(gòu)，即“乘法-規(guī)格化-加法并舍入”，有效降低了延時(shí)，性能更為突出。缺點(diǎn)是付出了較大的面積代價(jià)。 前導(dǎo)1預(yù)測(cè)(LOP)是浮點(diǎn)乘加部件設(shè)計(jì)的關(guān)鍵算法之一。浮點(diǎn)乘加部件需要實(shí)現(xiàn)3個(gè)操作數(shù)的前導(dǎo)l預(yù)測(cè)電路

3、，傳統(tǒng)的LOP算法不能直接處理3個(gè)操作數(shù)，通過(guò)間接方法實(shí)現(xiàn)又會(huì)增加關(guān)鍵路徑延時(shí)并增大電路面積。針對(duì)這一局限，本文提出了三個(gè)操作數(shù)的前導(dǎo)1預(yù)測(cè)算法，進(jìn)行了理論推導(dǎo)和實(shí)驗(yàn)比較，可以有效縮短前導(dǎo)l預(yù)測(cè)電路的延時(shí)并減少面積，從而縮短整個(gè)乘加部件的延時(shí)。 通過(guò)浮點(diǎn)乘加部件執(zhí)行乘加、乘法、加法的延時(shí)都是一樣的，這可能會(huì)造成某些應(yīng)用下乘加部件的性能反而不如乘法器和加法器的情況。乘法／加法旁路技術(shù)可以改變這種情況，將浮點(diǎn)乘加部件執(zhí)行乘法／加法的