高速浮點加法運算單元的研究與實現(xiàn).pdf

1、本文來源于國防“十五”重大預(yù)研項目“專用高性能微處理器的設(shè)計與實現(xiàn)”和西北工業(yè)大學(xué)研究生創(chuàng)業(yè)種子基金項目“高速浮點運算單元的設(shè)計與實現(xiàn)”，結(jié)合參與的“龍騰R2”微處理器的設(shè)計和研發(fā)工作，針對在高性能浮點算術(shù)中占有重要地位的浮點加法運算進行了分析和探討，并完成了相關(guān)電路設(shè)計。 首先回顧了浮點處理器的發(fā)展歷程，詳細介紹了浮點算術(shù)領(lǐng)域的研究發(fā)展情況以及國內(nèi)外在這一領(lǐng)域內(nèi)典型的研究成果，闡明了浮點處理器廣闊的應(yīng)用范圍和進行浮點算術(shù)研究的

2、巨大意義。 其次在簡要介紹了IEEE-754浮點算術(shù)標(biāo)準的基礎(chǔ)上，對業(yè)界主要的標(biāo)準浮點基準測試程序進行定性分析，以此為性能衡量依據(jù)，針對在數(shù)據(jù)路徑中占有至關(guān)重要作用的浮點加法單元進行分析和優(yōu)化，以減小浮點指令的執(zhí)行周期，達到提高浮點處理器運算性能的目的。 進而分析了浮點加法器的原理和運算過程，重點討論了雙通路(Two-Path)算法以及舍入合并的雙通路算法。這些算法基于浮點加/減運算的某些特性，使各個操作步驟盡可能的并行

3、化，來減少整個運算過程總的延時。 然后基于對浮點運算操作數(shù)特征的統(tǒng)計分析，發(fā)現(xiàn)浮點加法運算中操作數(shù)指數(shù)差值的分布規(guī)律，結(jié)合Two-Path算法，引入了一種三數(shù)據(jù)通路(TripleDataPath)浮點加法器結(jié)構(gòu)。進而，根據(jù)兩條運算路徑的具體特點，提出可變延時(VLA)算法，設(shè)計出了1、2、3周期可變延時浮點加法器。這兩種算法都面向低功耗應(yīng)用，以降低運算過程整體延時為目標(biāo)。 最后針對高速浮點加法器中的核心部件——二進制加法

4、器進行高速化設(shè)計。介紹了非常適合于VLSI實現(xiàn)的并行前綴加法器，基于不同的CMOS工藝，針對不同結(jié)構(gòu)的并行前綴加法器，在不同數(shù)據(jù)寬度的情況下進行性能比較，根據(jù)深亞微米下金屬互連線對加法器結(jié)構(gòu)的影響，挑選出適合深亞微米工藝下高速加法器設(shè)計的加法器結(jié)構(gòu)。進而采用0.18μm1P6MCMOS工藝，使用時鐘延遲動態(tài)多米諾電路，設(shè)計實現(xiàn)了一個64位二進制并行加法器并完成了相關(guān)版圖的設(shè)計。通過仿真分析可知，同傳統(tǒng)加法器相比，該加法器結(jié)構(gòu)在性能上有了