余數(shù)系統(tǒng)檢測(cè)單元與運(yùn)算單元的設(shè)計(jì)與實(shí)現(xiàn).pdf

1、隨著集成電路行業(yè)的高速發(fā)展,對(duì)芯片設(shè)計(jì)在速度與功耗方面的要求越來(lái)越高,采用過(guò)去傳統(tǒng)的并行技術(shù)已經(jīng)無(wú)法滿(mǎn)足設(shè)計(jì)對(duì)高性能的要求,因此需要引入諸如余數(shù)系統(tǒng)這類(lèi)真正并行處理的數(shù)值表征系統(tǒng)。在余數(shù)系統(tǒng)中,其各通道間彼此獨(dú)立、并行以及免進(jìn)位傳播的特點(diǎn),可以使得余數(shù)系統(tǒng)在高速數(shù)字處理領(lǐng)域具有很大的應(yīng)用價(jià)值,因此對(duì)余數(shù)系統(tǒng)相關(guān)問(wèn)題的研究是非常有意義的。本論文主要是針對(duì)余數(shù)系統(tǒng)檢測(cè)問(wèn)題與模乘法器進(jìn)行相應(yīng)的研究,其主要的工作內(nèi)容如下:
　　1、對(duì)比傳

2、統(tǒng)的奇偶檢測(cè)算法提出基于三模余數(shù)基{2n+1,2n-1,22n+1}的改進(jìn)奇偶檢測(cè)算法,并對(duì)相應(yīng)算法進(jìn)行VLSI電路實(shí)現(xiàn);其中,本文奇偶檢測(cè)算法的優(yōu)勢(shì)在于消除了除法操作以及查找表的使用,僅通過(guò)采用一個(gè)模加器、一個(gè)比較器及一些簡(jiǎn)單的組合邏輯電路實(shí)現(xiàn),簡(jiǎn)化了設(shè)計(jì)的復(fù)雜度。
　　2、對(duì)比傳統(tǒng)的符號(hào)檢測(cè)算法提出基于四模余數(shù)基{2n-1,2n+1,22n,22n+1}的改進(jìn)符號(hào)檢測(cè)算法,并對(duì)相應(yīng)算法進(jìn)行VLSI電路實(shí)現(xiàn);其中,本文符號(hào)檢測(cè)算

3、法的優(yōu)勢(shì)在于減少了模運(yùn)算單元的數(shù)量,且不需要引入冗余余數(shù)基,僅通過(guò)使用一個(gè)n位的模加法器、一些普通的二進(jìn)制加法器及組合邏輯單元實(shí)現(xiàn),使得電路的結(jié)構(gòu)得到簡(jiǎn)化。
　　3、提出模2n±5乘法器的新算法,并對(duì)相應(yīng)算法進(jìn)行 VLSI電路實(shí)現(xiàn);其中,本文模2n?5乘法器算法的優(yōu)勢(shì)在于完全消除了模操作,乘法器操作的最終結(jié)果僅通過(guò)一個(gè)普通的二進(jìn)制加法器就可求得,極大的簡(jiǎn)化了設(shè)計(jì);而本文模2n-5乘法器算法的優(yōu)勢(shì)主要體現(xiàn)在減小了模加法器單元操作數(shù)的