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文檔簡介
1、信息社會的發(fā)展使得科學(xué)研究、工業(yè)生產(chǎn)、人工智能以及3D游戲等應(yīng)用都對浮點運算性能提出了更高的要求。因此低延遲高吞吐的浮點數(shù)運算單元是各類處理器設(shè)計中的關(guān)鍵部件。
在研究了傳統(tǒng)的浮點加法器,浮點乘法器以及浮點融合乘加器的架構(gòu)與實現(xiàn)方法后,本文基于一種單周期累加算法,改進了浮點運算單元的經(jīng)典結(jié)構(gòu),在流水線中添加一條累加環(huán)路,通過進位保留算法使最終求和與規(guī)格化模塊后置,實現(xiàn)了可在一個周期內(nèi)完成浮點加法運算的累加模塊,大幅提高了運
2、算單元處理向量點乘時的效率,達到每周期一次浮點乘加。同時為了滿足更多場合的需求,采用資源復(fù)用的設(shè)計支持SIMD運算,使其兼容雙精度浮點數(shù)、兩組單精度浮點數(shù),32位有符號數(shù)以及兩組16位有符號數(shù),可執(zhí)行加法,乘法,融合乘加和連續(xù)乘累加四種操作,并對乘法器、前導(dǎo)零檢測等模塊做了優(yōu)化,以降低延遲與面積。最后針對該結(jié)構(gòu)的數(shù)據(jù)流特性,采取了操作數(shù)隔離與門控時鐘的低功耗技術(shù)。
本文采用SystemVerilog語言搭建驗證平臺,生成帶
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