低功耗抗串?dāng)_總線編碼研究與物理設(shè)計(jì).pdf_第1頁(yè)
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1、在以 IP復(fù)用技術(shù)為主要設(shè)計(jì)方法的SoC芯片中各個(gè) IP模塊間的通信需要高速、穩(wěn)定的總線通信結(jié)構(gòu),然而隨著集成電路工藝及規(guī)模的不斷發(fā)展,深亞微米下的總線設(shè)計(jì)面臨著高功耗,高串?dāng)_延遲以及可靠性低等問題,嚴(yán)重限制著芯片的整體性能??偩€編碼技術(shù)可以有效降低總線傳輸功耗,抑制惡性串?dāng)_的產(chǎn)生,同時(shí)可以檢測(cè)并糾正誤碼的發(fā)生,有效提高總線傳輸?shù)男阅芗翱煽啃浴?br>  在這樣的研究背景下,本文對(duì)低功耗總線編碼技術(shù)及抗串?dāng)_總線編碼技術(shù)進(jìn)行了深入研究。首

2、先在研究國(guó)內(nèi)外總線編碼算法發(fā)展的基礎(chǔ)上,歸納總結(jié)了深亞微米總線的功耗分析模型和延時(shí)模型,分析了總線串?dāng)_信號(hào)對(duì)總線信號(hào)傳輸?shù)挠绊?。接著,介紹并分析了幾種經(jīng)典的低功耗編碼以及串?dāng)_抑制編碼的基本原理及算法,并針對(duì)各編碼應(yīng)用的結(jié)合介紹了統(tǒng)一的總線編碼框架理論。
  最后,本文將 FPC抗串?dāng)_編碼算法與 BI低功耗編碼算法進(jìn)行結(jié)合,提出了FPC-BI低功耗抗串?dāng)_總線編碼方案,并對(duì)32位 FPC-BI編解碼電路進(jìn)行邏輯設(shè)計(jì)、模擬仿真,驗(yàn)證其功

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