LVDS信號(hào)完整性分析及高速背板設(shè)計(jì).pdf

1、隨著當(dāng)代集成技術(shù)與互連技術(shù)的高速發(fā)展，芯片內(nèi)部、芯片之間和電路板間相互通信的時(shí)鐘頻率都得以大幅度的提高。而與此同時(shí)，在這些高速電路中也產(chǎn)生了嚴(yán)重的傳輸線效應(yīng)以及其他一些電磁場(chǎng)問題。為了建立一個(gè)高效可靠的高速數(shù)據(jù)系統(tǒng)，確保數(shù)據(jù)的正確傳輸，對(duì)信號(hào)完整性的研究逐漸成為當(dāng)代互連設(shè)計(jì)技術(shù)中的一個(gè)熱點(diǎn)問題，近來(lái)倍受關(guān)注。本課題主要研究了LVDS高速背板的特性，并分析了其信號(hào)完整性問題。在本文中首先概述了信號(hào)完整性的研究背景，接著介紹了高速電路設(shè)計(jì)中

2、的幾種典型的信號(hào)完整性問題，然后介紹了LVDS高速背板的設(shè)計(jì)，并給出了仿真和實(shí)測(cè)的波形，最后介紹了演示系統(tǒng)的測(cè)試方案，給出了眼圖和誤碼率測(cè)試的詳細(xì)的程序框圖。 本文的研究重點(diǎn)為L(zhǎng)VDS高速背板的仿真與設(shè)計(jì)，板內(nèi)和板間互連的眼圖和誤碼率的測(cè)試程序。仿真采用了業(yè)界使用最為普遍的Cadence的SPECCTRAQuest工具，在實(shí)驗(yàn)背板上設(shè)計(jì)了10多種不同類型的傳輸線進(jìn)行研究，測(cè)試程序采用Verilog語(yǔ)言進(jìn)行編寫。最后將這些程序下載