高速電路PCB的信號完整性和電源完整性仿真分析.pdf

1、隨著當(dāng)代電子通信技術(shù)的快速發(fā)展，光刻技術(shù)以及封裝技術(shù)的迅速提高，信號速率也逐漸變高。隨著集成電路進入納米級別，器件尺寸變小、集成規(guī)模變大、引腳數(shù)增加、時鐘工作頻率變高，電磁波長也和器件的尺寸相比擬，隨之產(chǎn)生的信號完整性問題變得越來越不可忽略。對于十年前的低速器件，傳輸線可以看做是一段簡單的導(dǎo)線，但是對于如今的高速器件，信號傳播表現(xiàn)出了非常明顯的波特性，高速信號會沿著傳輸線來回振蕩。所以，伴隨著高速電路的快速發(fā)展，高速電路下電子器件體積變

2、小導(dǎo)致整個電路的布局布線變密集的問題日益嚴(yán)重，為了能更好的處理高速信號問題，必須要處理信號完整性帶來的一系列問題。
　　本文深入分析了信號完整性以及電源完整性這一容易在高速電路設(shè)計中被忽略的概念、作用以及原理，并結(jié)合相關(guān)理論提出了高效低成本的信號完整性、電源完整性仿真理論和方法。筆者運用 PCB信號完整性仿真軟件Ansoft公司的SIwave提取出封裝好的PCB散射參量，之后利用 IDEM軟件將散射參量轉(zhuǎn)換為ADS仿真工具可以讀取

3、的網(wǎng)表文件，和作為輸入輸出接口IBIS文件一起通過連接構(gòu)成仿真模型進行了電源完整性中的阻抗掃描仿真和電源網(wǎng)絡(luò)IR drop仿真。根據(jù)仿真結(jié)果制定相關(guān)的布局布線設(shè)計，并在布局布線之后采取了有效手段減小電源分配網(wǎng)絡(luò)PDN的阻抗值和信號線壓降，確保在不用修改芯片內(nèi)部設(shè)計的情況下增強系統(tǒng)的信號完整性和電源完整性。
　　本文基于信號完整性和電源完整性的PCB并行仿真設(shè)計流程，高效的制定并完善約束規(guī)則，優(yōu)化布局布線最后保證高速電路設(shè)計的可靠性