高速電路板的信號完整性分析與設(shè)計.pdf

1、隨著集成電路工藝水平的提高,芯片時鐘頻率迅速上升,信號邊沿速率越來越快,高速數(shù)字信號的信號完整性問題日益突出。
　　在工程項目中,PCB的互連線密度逐步提高,PCB的元件布局、高速信號布線方式等,都會對信號的傳輸產(chǎn)生影響,引起信號完整性問題的產(chǎn)生,造成系統(tǒng)無法正常工作。所以,信號完整性問題是PCB工程設(shè)計成功的關(guān)鍵問題。
　　針對該PCB設(shè)計問題,本文在設(shè)計醫(yī)療監(jiān)護儀的項目中,對PCB的疊層設(shè)計進行了詳細(xì)分析,依據(jù)PCB物理

2、信息計算了傳輸線阻抗,設(shè)定了走線寬度。采用Hyperlynx對DDR2總線信號的三種信號進行仿真。對仿真結(jié)果進行了分析,對布線的拓?fù)浣Y(jié)構(gòu)進行了調(diào)整,在不同的信號上分別使用了串聯(lián)和內(nèi)部并聯(lián)匹配以提高信號傳輸質(zhì)量。
　　在PCB試產(chǎn)之后,使用示波器在PCB上對DDR2總線信號進行了實際波形和眼圖測量,與標(biāo)準(zhǔn)規(guī)范進行了比對,設(shè)計成果符合要求。試產(chǎn)品的信號完整性設(shè)計一次成功。
　　本文所進行的工作說明了在工程設(shè)計階段,對PCB疊層詳