高速折疊內(nèi)插ADC研究.pdf

1、人類所認(rèn)知的是自然界語言，機(jī)器能處理的是數(shù)字信號(hào)，為了使自然界語言與機(jī)器語言快速有效連接起來，這就需要一個(gè)中間媒介，也就是模數(shù)轉(zhuǎn)換器和數(shù)模轉(zhuǎn)換器。隨著工藝進(jìn)入超深亞微米水平，大規(guī)模集成電路也快速發(fā)展，數(shù)字電路規(guī)模早已突破千萬級(jí)，模擬電路的轉(zhuǎn)換速度也突破了 GHz，作為數(shù)?；旌想娐返拇?ADC也得到了快速發(fā)展，但在高端信息處理應(yīng)用領(lǐng)域，我國自主研發(fā)的ADC依然是瓶頸，在一定程度上限制了整機(jī)系統(tǒng)的發(fā)展。
　　本論文針對(duì)上述問題，基于

2、0.35μm BiCMOS工藝開展了8位2GSPS超高速ADC的研究與設(shè)計(jì)，依據(jù)本單位積累與掌握的技術(shù)水平和成功開發(fā)其它高水平ADC的基礎(chǔ)上，對(duì)8位2GSPS折疊內(nèi)插超高速ADC結(jié)構(gòu)算法和電路實(shí)現(xiàn)進(jìn)行了深入分析與研究。主要內(nèi)容為：
　　1.研究了ADC采用的整體架構(gòu)。在0.35μm BiCMOS工藝水平下，直接實(shí)現(xiàn)2GSPS采樣率很難，因此本文采用2通路子ADC分時(shí)采樣結(jié)構(gòu)，把模擬電路的轉(zhuǎn)換速度降到1GHz，增加電路實(shí)現(xiàn)的可行性，

3、每通路ADC又采用高速ADC中常見的折疊內(nèi)插結(jié)構(gòu)。
　　2．研究了基于0.35μm BiCMOS工藝下的折疊內(nèi)插結(jié)構(gòu)ADC。提出了高3位粗量化和低5位折疊細(xì)量化的總體設(shè)計(jì)思路，深入推導(dǎo)了從模擬信號(hào)輸入到數(shù)字二進(jìn)制碼輸出的過程。
　　3．在理論推導(dǎo)的基礎(chǔ)上，對(duì)折疊內(nèi)插電路的具體實(shí)現(xiàn)進(jìn)行了深入研究，根據(jù)BiCMOS工藝特點(diǎn)，設(shè)計(jì)了全新的折疊電路，大大簡化了電路結(jié)構(gòu)，并有效提升了折疊電路的轉(zhuǎn)換速度。
　　4．為了使設(shè)計(jì)的AD

4、C具有良好性能，在深入分析各種使ADC性能下降的誤差源基礎(chǔ)上，開展了對(duì)折疊內(nèi)插電路的數(shù)字校正研究，用來消除折疊電路中的各種失調(diào)誤差、增益誤差和匹配誤差。
　　5．基于本論文，開展了對(duì)超過2GSPS采樣率ADC的封裝建模研究和測(cè)試研究，有利支撐了論文設(shè)計(jì)的順利完成，和驗(yàn)證設(shè)計(jì)結(jié)果的有效性。
　　6．在484MHz正弦輸入下進(jìn)行2GSPS采樣，SFDR為52dB，SNR為45.84dB，有效位7.32位，DNL≤±0.4LSB，