超高速ADC折疊內(nèi)插結(jié)構(gòu)與電路設(shè)計.pdf

1、為了滿足數(shù)字處理技術(shù)的發(fā)展對模擬數(shù)字轉(zhuǎn)換器（ADC）速度的更高要求，發(fā)展超高速ADC成為了一種趨勢。超高速ADC設(shè)計中主要采用折疊內(nèi)插和全并行兩種結(jié)構(gòu)。折疊內(nèi)插結(jié)構(gòu)以更少的比較器，更少的面積和功耗成為超高速ADC的首選。本文對折疊內(nèi)插ADC的結(jié)構(gòu)和電路進(jìn)行研究，設(shè)計了用于8位400MSPS超高速ADC的折疊內(nèi)插電路。
　　本文首先對折疊電路和內(nèi)插電路的原理進(jìn)行分析，比較各種實現(xiàn)電路的優(yōu)缺點，確定本文所需要設(shè)計的折疊電路和內(nèi)插電路的

2、結(jié)構(gòu)。深入研究折疊內(nèi)插ADC系統(tǒng)中各功能模塊之間的關(guān)系，從速度、功耗、精度的角度對折疊內(nèi)插ADC進(jìn)行分析，給出ADC折疊率、插值率、折疊器數(shù)目之間的優(yōu)化分配關(guān)系，并對折疊電路中誤差源進(jìn)行分析，設(shè)計了一種兩級折疊電路。
　　針對預(yù)放大電路非線性的影響，本文設(shè)計了一種新的預(yù)放大器，改善了傳統(tǒng)的預(yù)放大器對后級電路的影響；針對折疊電路倍頻效應(yīng)的影響，設(shè)計了分布式采保電路，通過加入分布式采保電路，使得后級折疊電路對帶寬的要求大大降低；在分析

3、了電阻平均網(wǎng)絡(luò)和電容平均網(wǎng)絡(luò)對電路微分非線性(DNL)和積分非線性(INL)的影響的基礎(chǔ)上，設(shè)計了適合本文的電阻平均網(wǎng)絡(luò)和電容平均網(wǎng)絡(luò)。設(shè)計了一種新的折疊率為3的折疊電路，減少電路中電流源不匹配的影響。最后考慮到電路中閾值電壓失配和溝道長度調(diào)制效應(yīng)對內(nèi)插誤差的影響，本文設(shè)計了折疊率為8的共源共柵電流內(nèi)插電路。
　　對所設(shè)計的折疊內(nèi)插ADC進(jìn)行了晶體管級電路設(shè)計，并且基于0.18μm CMOS工藝，在3.3V電源電壓下對各個功能電路